伴随近些年运算放大器电路设计与制造技术的不断进步，各种类型的运放芯片百花齐放。例如：差动运放（放大两个输入信号的差值，并且抑制共模信号）、全差分运放（输入和输出都是差分信号）、仪表放大器（具有极高的共模抑制比与输入阻抗）、可变增益放大器VGA（增益由外部电压进行控制）、可编程增益放大器PGA（通过数字信号控制运放增益）、隔离放大器（输入端与输出端之间存在电容、电感、光电等方式的电气隔离）、轨到轨运放（输入和输出电压可以接近电源电压的范围）、电流检测放大器（通过检测采样电阻两端的微小电压差实现，并且能够工作在远高于自身电源幅值的共模电压场景）、跨导放大器（用于将电压输入转换为电流输出）、跨阻放大器（用于将电流输入转换为电压输出）、精密运算放大器(输入失调电压\(V_{OS}<1mV\))。

输入比较器

标准运算放大器（Op Amp，OperationalAmplifier）是一个双输入单输出的集成电路元器件，其电路原理图符号标记正号 + 的是同相输入端\(V_P\)（输入信号与输出信号相位相同），而标记负号- 的是反相输入端 \(V_N\)（输入信号与输出信号相位相反），输出端则使用\(V_O\) 进行表示：

运算放大器的开环增益（Open-LoopGain）是指在没有接入任何反馈环路的情况下，输入端信号 \(V_N\) 和 \(V_P\) 与输出端信号 \(V_O\)之间的增益关系，它们之间遵循着如下的计算关系：

\[(同相输入端 V_P - 反相输入端 V_N) \times 开环增益 = 输出端 V_O\]

标准运算放大器需要单独的电源进行供电，主要划分双电源和单电源两种供电形式，对于双电源供电运放，其输出可以在零电压两侧进行变化。而采用单电源供电的运放，其输出只会在电源正极与地之间的某个范围内进行变化。运算放大器电源电压范围的上下限也被称作电源轨（Rail），由于运放的输出电压在接近电源轨时会发生饱和现象，所以该参数决定着运放输出电压幅值的上下限，具体关系可以参照下面的列表：

• 当 同相输入端 \(V_P\) 减去 反相输入端\(V_N\)为正值，那么其输出端 \(V_O\)约等于电源轨电压的上限值；
• 当 同相输入端 \(V_P\) 减去 反相输入端\(V_N\)为负值，那么其输出端 \(V_O\)约等于电源轨电压的下限值；

注意：换而言之，虽然标准运算放大器的开环增益非常大，但是其输出的上下限值依然受到当前电源轨的约束。

例如，当 同相输入端 \(V_P= 1.8V\)，反相输入端 \(V_N =1.5V\)，则运放的输出端 \(V_O = 12V\)：

反之，如果 同相输入端 \(V_P = 1.5V\)，反相输入端\(V_N = 1.8V\)的时候，那么运算放大器的输出端电压 \(V_O =0V\)：

运算放大器这种开环的使用方式，相当于是在对两个输入端的电压进行比较，因而被称作输入比较器。

电压跟随器

如果直接把运算放大器的输出端 \(V_O\) 与反相输入端 \(V_N\)连接在一起，实时的将输出结果反馈至反相输入端，进而形成动态的负反馈（NegativeFeedback）网络：

如果这种反馈速度非常迅速（也就是形成了深度负反馈），最终就会使得输出端\(V_O\)无限接近于同相输入端 \(V_P\) 的值，形成类似 \(V_N = V_P = V_O\)的关系，这种带有负反馈的运算放大器接法被称作电压跟随器。当运算放大器加入负反馈机制之后，随之会引入虚短和虚断两个非常重要的概念：

• 虚断：运算放大器输入端的输入阻抗被设计成了无穷大，导致几乎不会有电流进入到输入端（仅仅只感测电压），类似于电流通路被断开。

• 虚短：在形成深度负反馈之后，同相输入端\(V_P\) 与反相输入端\(V_N\)两端的电压相等，类似于两端电压是被短路在一起的。

同相/反相放大器

同相和反相放大器属于运算放大器比较基本的配置方式，两者主要区别在于输入端的连接方式，以及输入信号与输出信号之间的相位关系：

1. 同相放大器：增益为正+，输出信号与输入信号同相，其输入信号连接到运算放大器的同相输入端，反馈网络连接到反相输入端；
2. 反相放大器：增益为负-，输出信号与输入信号反相（存在 180°相位差），其输入信号和反馈网络都连接到运算放大器的反相输入端，而同相输入端直接连接到地。

同相放大器

接下来，讨论下面这个同相放大器的连接方法，其最显著的特点是反相输入端与输出端通过电阻网络（电阻\(R_2\)通常被称作反馈[Feedback]电阻 \(R_F\)，而 \(R_1\)则被称作增益[Gain]电阻 \(R_G\)）连接在一起，从而形成了深度负反馈：

由于运算放大器虚短的存在，其同相输入端\(V_P\) 与反相输入端\(V_N\)两端的电压相等，作用效果类似于这两端直接被连接在一起：

同时又由于虚断的存在，其反相输入端的输入阻抗无穷大，效果类似于连接断开，因此可以将运算放大器的输出端\(V_O\) 与电阻 \(R_1\) 和 \(R_2\) 等效为一个串联回路：

综合上述分析，基于欧姆定律 \(I = \frac{U}{R}\)以及串联电阻 \(R_1\)与 \(R_2\)上通过的电流相等，可以得到下面的数学推导过程：

\[I = \frac{U}{R}\implies\frac{V_{I} - 0}{R_1} = \frac{V_{O} - 0}{R_1}\impliesV_O = V_I \times (1 + \frac{R_2}{R_1})\]

根据上面的推导结果，如果电阻 \(R_1\) 和 \(R_2\) 的阻值均为1kΩ，那么输出电压 \(V_O\) 将会是输入电压 \(V_I\) 的两倍关系：

\[V_O = V_I \times (1 + \frac{1kΩ}{1kΩ})= V_I \times 2\]

由此可见，通过反馈回路上串联的两颗电阻值，就可以调节运算放大器的增益（但是依然会受到电源轨上下限值的约束）。

反相放大器

接下来，继续讨论下图所示反相放大器的连接配置方法，以及输入端和输出端之间的数学关系：

同样基于运算放大器的虚短和虚断现象，以及欧姆定律\(I = \frac{U}{R}\)和串联电阻 \(R_1\) 和\(R_2\)上经过的电流相同等条件，就可以得到如下的推导过程：

\[I = \frac{U}{R}\implies\frac{0-V_I}{R_1} = \frac{V_O - 0}{R_2}\impliesV_O = V_I \times - \frac{R_2}{R_1}\]

根据上述推导关系，如果电阻 \(R_1\) 和 \(R_2\) 的阻值均等于1kΩ，那么输出电压 \(V_O\) 将会与输入电压 \(V_I\) 呈现出反相的关系：

\[V_O = V_I \times (- \frac{1kΩ}{1kΩ})= V_I \times -1\]

注意：反相放大器的电源轨分别接入的是正电源和负电源，这是因为其输出信号反相，信号的幅值就会低于0V。

静态选型参数

动态选型参数

动态带宽参数

分贝并不是一个线性的绝对数值单位，其反映的是两个相同单位物理量的比值，在取对数之后分别再乘以10（功率类参数，例如声音功率、电功率）或者20（场量类参数，声压、电压、电流、场强），其反映的是一个相对的数量级，而非一个绝对的数值。总而言之，由于分贝采用了对数\(y = \log_a x\)来作为单位的标度，因为而能够极大的压缩数值范围并且简化计算，同时也更加适配人类听觉以及信号传输的非线性感知特性。

声学当中的分贝

最常见的以分贝 dB作为单位的声学参数是声压级（SPL，SoundPressureLevel），该参数能够压缩人耳所能感知的巨大动态范围，并且匹配人耳对声音强度的非线性感知特性，其计算公式如下面所示：

\[SPL_{dB} = 20 \cdot \log_{10} \left(\frac{P_{实际声压}}{P_{人类听觉下限参考声压}} \right)\]

注意：人类听觉下限的参考声压通常为20 μPa，即健康人耳在 1 kHz频率声音下的听觉阈值。

功率比分贝公式

使用 分贝 dB作为单位，可以将两个相同物理量的比值，转换为一个对数尺度上的值（通过压缩数值表达的动态范围，从而便于表达和计算），电子学当中可以使用该单位来表达功率、电压、电流、增益、衰减等参数，但是其原始定义主要是以功率比值来作为基准：

\[\text{dB} = 10 \cdot \log_{10} \left( \frac{功率值 P_2}{功率值 P_1}\right)\]

注意：上述方程当中的功率值 \(P_2\)称为被测物理量，而功率值 \(P_1\)则被称作参考基准值。

复习对数函数的知识

在进一步介绍分贝单位的知识之前，先来温习一些初等代数的知识。初中课本当中将指数函数定义为如下的公式（其中\(x\) 是自变量，\(a\) 是底数），该函数的定义域 \(x \in R\)，而值域 \(y >0\)：

\[y = a^x \quad (a > 0, \, a \neq 1)\]

上述这个指数函数，可以在转换形式之后，被定义为对数函数的形式，也就是数\(y\) 被称作是以 \(a\) 作为底的 \(x\)的对数。此时，这个对数函数的 定义域\(x > 0\)，而 值域\(y \in R\)：

\[a^y = x（a>0, a\neq 1)\impliesy = \log_a x\]

上述的指数函数和对数函数互为反函数，它们在平面直角坐标系的图像关于直线\(y = x\) 对称。换而言之，当 \(a>0, a\neq 1\)的时候，指数函数和对数函数可以相互进行转化：

\[a^y = x \Longleftrightarrow y = \log_a x\]

常用对数（CommonLogarithm）是以数字 10 作为底的对数 \(\log_{10} x\)，可以简写为 \(\lg x\)：

\[\log_{10} x\implies\lg x\]

自然对数（NaturalLogarithm）则是以自然常数 \(e≈2.718281828\) 作为底数的对数：

\[\log_e x\implies\ln x\]

建立功率与电压和电流的关系

根据欧姆定律 \(I =\frac{V}{R}\) 以及功率计算公式 \(P = I \cdotV\)，可以分别得到功率 \(P\) 分别与电压 \(V\) 以及电流 \(I\) 之间的换算关系：

\[\begin{cases}I = \frac{V}{R} \\P = I \cdot V\end{cases}\implies\begin{align}& P = \frac{V^2}{R} \\& P = I^2 R\end{align}\]

推导电压分贝公式

假设当前存在两个不同的电压 \(V_2\) 和 \(V_1\)分别作用在相同的负载电阻 \(R\) 上面，则可以推导出：

• 当负载电阻 \(R\)相同，并且电压等于 \(V_1\) 时，此时功率的值等于\(P_1 = \frac{V_1^2}{R}\)；
• 当负载电阻 \(R\)相同，并且电压等于 \(V_2\) 时，此时功率的值等于\(P_2 = \frac{V_2^2}{R}\)；

根据上述关系，进而就可以计算出 \(P_2\) 和 \(P_1\) 两个功率的比值：

\[\frac{P_2}{P_1} = \frac{\frac{V_2^2}{R}}{\frac{V_1^2}{R}} =\frac{V_2^2}{R} \times \frac{R}{V_1^2} = \frac{V_2^2}{V_1^2} = \left(\frac{V_2}{V_1} \right)^2\]

可以发现公式当中的负载电阻 \(R\)被省略，说明只要两个电路的负载电阻相等，它们功率的比值就等于电压比值的平方。接下来，将这个功率的比值\(\frac{P_2}{P_1} =(\frac{V_2}{V_1})^2\)，代入到上述功率分贝的定义 \(10 \log_{10}(\frac{P_2}{P_1})\) 当中：

\[\text{dB} = 10 \log*{10} \left( \frac{P_2}{P_1} \right) = 10 \log*{10}\left( \left( \frac{V_2}{V_1} \right)^2 \right)\]

使用对数的运算法则 \(\log_b (x^y) = y\log_b (x)\)进行化简，就可以推导出电压增益分贝的计算公式：

\[\text{dB} = 10 \times \left[ \log_{10} \left( \left( \frac{V_2}{V_1}\right)^2 \right) \right] = 10 \times \left[ 2 \times \log_{10} \left(\frac{V_2}{V_1} \right) \right] = 20 \log_{10} \left( \frac{V_2}{V_1}\right)\]

推导电流分贝公式

类似于前面电压增益分贝公式的推导过程，假设当前存在两个不同的电流\(I_2\) 和 \(I_1\)分别通过相同的负载电阻 \(R\) 可以推导出：

• 当电流 \(I_1\)通过相同的负载电阻 \(R\) 时，功率的值等于 \(P_1 = I_1^2 R\)；
• 当电流 \(I_2\)通过相同的负载电阻 \(R\) 时，功率的值等于 \(P_2 = I_2^2 R\)；

根据上述关系，进而就可以计算出 \(P_2\) 和 \(P_1\) 两个功率的比值：

\[\frac{P_2}{P_1} = \frac{I_2^2 R}{I_1^2 R} = \frac{I_2^2}{I_1^2} = \left(\frac{I_2}{I_1} \right)^2\]

同样可以发现公式当中的负载电阻 \(R\)被略去，说明只要两个电路的负载电阻相等，它们功率的比值就等于电流比值的平方。接下来，依然将这个功率的比值\(\frac{P_2}{P_1} =(\frac{I_2}{I_1})^2\)，代入到上述功率分贝的定义 \(10 \log_{10}(\frac{P_2}{P_1})\) 当中：

\[\text{dB} = 10 \log*{10} \left( \frac{P_2}{P_1} \right) = 10 \log*{10}\left( \left( \frac{I_2}{I_1} \right)^2 \right)\]

使用对数的运算法则 \(\log_b (x^y) = y\log_b (x)\)进行化简，就可以推导出电流增益分贝的计算公式：

\[\text{dB} = 10 \times \left[ \log_{10} \left( \left( \frac{I_2}{I_1}\right)^2 \right) \right] = 10 \times \left[ 2 \times \log_{10} \left(\frac{I_2}{I_1} \right) \right] = 20 \log_{10} \left( \frac{I_2}{I_1}\right)\]

电子学分贝单位的总结

综上所诉，功率类的比值全部使用 \(10 \cdot log_{10}()\)作为对数分贝公式，而在相同负载电阻\(R\) 的前提下，涉及 电压与 电流 等幅值类参数的平方关系比值，则使用\(20 \cdot log_{10}()\)作为对数分贝公式：

常用分贝值速查表

本节内容的表格总结了 0 ~ ±100dB常用分贝值之间的换算关系。

正分贝值 0 ~ +100dB速查表

负分贝值 0 ~ -100dB速查表

分贝衍生的单位

除此之外，电子学当中还会经常使用到dBm、dBW、dBu、dBV等绝对分贝单位（固定的参考基准值），它们都是对数分贝的衍生单位，核心区别在于参考基准不同，其中dBm 和 dBW 用于表征功率，而dBu 和 dBV用于表征电压，具体请参考下面两个表格：

功率单位 dBm/W 转换速查表

下面的表格展示了常用分贝毫瓦 dBm值及其瓦/毫瓦 mW/W单位的对照关系：

然而得益于 IEEE1394b简单的线束结构，该协议的应用也从消费类电子领域，扩展到航空航天领域。美国汽车工程师协会（SAE，Societyof Automotive Engineers）基于 IEEE1394b规范，增加了通信的确定性（包括网络拓扑预分配、强制根节点、带宽预分配、帧开始数据包同步、异步流数据包、静态分配通道号）和可靠性（纵向奇偶校验、健康状态字、心跳字、控制计算机分支状态字）相关的约束，进一步制定出了适用于航空航天领域的《SAEAS5643B-2016》标准。

IEEE1394 标准演进历史

相比较于同时期的 USB1.1接口标准，IEEE1394a标准在数据传输速率上占据着绝对优势，但是当 USB2.0标准推出之后，IEEE1394a接口在传输速度上的优势就不再明显；而后续传输速率高达 5Gbps以上的 USB3.0 接口标准的出现，使得IEEE1394规范的后续版本在速度和成本上处于劣势，因而逐渐在消费级市场处于被边缘化的地位：

1. IEEE 1394-1995（FireWire400）：采用半双工传输，在不同的传输模式S100/200/400 下面，其理想传输速率分别可以达到100/200/400 Mbit/s。传输线缆最长可以达到 4.5 米，并使用6 针 阿尔法（Alpha）连接器。
2. IEEE 1394a-2000（改进 FireWire400）：澄清和改进了原始规范，增加了异步流、更快的总线重配置、数据包串接、省电暂停模式。最大优点在于其允许总线加速仲裁周期提高效率，并且支持仲裁短总线复位（ArbitratedShort BusReset），可以在添加或者移除节点时降低传输速率。同时该标准还吸纳了日本索尼（SONY）公司定义的i.LINK 四芯连接器（不包含电源连接）。
3. IEEE 1394b-2002（FireWire800）：引入了全新的 8b/10b 编码方案，允许设备以800 Mbit/s速率全双工运行，并采用了九芯的贝塔（Beta）连接器（无法向下兼容）。
4. IEEE 1394c-2006（FireWireS800T）：允许通过以太网 RJ45 连接器提供高达800 Mbit/s 的传输速率。
5. IEEE 1394c-2008（FireWireS1600/S3200）：该标准可以让九芯贝塔（Beta）连接器的传输速率达到1.6/3.2 Gbit/s，但是后续的应用普及非常缓慢。

连接器 & 线缆

下图从左至右分别展示了简化掉电源引脚的 4 Pin 引脚的 MiniIEEE1394a 连接器、6 Pin 引脚的标准IEEE1394a 连接器，以及 9 Pin 引脚的IEEE1394b 标准连接器。

以 IEEE1394a 标准为例，6 Pin 引脚的连接器使用的是 6芯传输线缆，其外层为屏蔽层，内置有两对双绞线（分别用于传送数据和时钟信号），以及一对电源线（电压范围8V ~ 40V，额定电流1.5A），线缆的剖面如下图所示：

截止到本文撰写时的 2026年，市面上比较通用，且出货量比较大的是 台湾雅安科技Accurate 推出的 6Pin 规格IENF-061N 型（下图左）以及 9Pin 规格IENF-092N 型（下图右），这两款IEEE1394 标准连接器：

IEEE1394 连接器线序定义

下面的表格，展示了常用的4Pin、6Pin、9Pin 规格 IEEE1394连接器的线序与引脚功能定义：

注意：上述表格中的引脚编号对应着示意图里的引脚序号。

USB2.0 & IEEE1394 性能比较

总线基本结构

1394 总线以节点 Node 作为单位来组成通信网络，一个基本的 1394总线系统由控制计算机节点（CC，ControlComputer）、远程节点（RN，RemoteNode）、总线监控节点（BM，Bus Monitor）以及 IEEE1394线缆与连接器共同组成，下图展示了 IEEE1394 总线的基本网络拓扑：

1. 控制计算机节点CC：作为总线控制器，周期性发送帧起始（STOF，StartofFrame）信号，通知总线上所有节点开始发送新的数据帧，并借此实现总线数据同步；
2. 远程节点RN：作为远程终端，根据总线通道预分配，将不同的节点 ID和通道号进行绑定；RN 节点接收到 STOF帧起始信号之后，就会确认新的数据帧开始，并且按照预先分配的偏移时间，在时间窗口到来时发送数据。
3. 总线监控节点BM：作为叶子节点挂载在总线上，能够监控总线上其它节点发出的网络管理 与 普通数据消息，从而实现对于网络数据的分析；

总线上各个节点之间通过 1394 线缆连接，1394总线线缆是一种物理通信媒介，是网络信号传输的载体。1394线缆通过连接器与模块进行连接，通过连接器实现不同子系统的中转接口。当节点之间距离过长时，会导致传输信号衰减过大，由此需要通过1394 总线中继器来完成信号的增强。

物理层 PHY 芯片

下图展示的是一款同时支持 IEEE1394-1995、IEEE 1394a-2000、IEEE1394b-2002 协议标准的 PHY 物理层芯片的引脚定义图：

接下来的示意图，则展示了上面这片 PHY物理层芯片内部的基本功能框图：

物理层（PHY，PhysicalLayer）芯片通常需要与链接层控制器 (LLC，Link LayerController) 搭配起来使用，两者各司其职。下面的表格对上述 PHY芯片的引脚定义进行了详细的说明：

IEEE1394 接口保护电路

IEEE1394 使用介于 1.2V ~ 2.0V范围的差分信号传输数据，最大数据传输速率为 IEEE1394a 的400 Mbps 到 IEEE1394b 的1600 Mbps，因此在该速率范围之内，TPA+/-、TPB+/-两组四条信号线上，需要尽可能的选择寄生电容较低的静电释放（ESD，ElectroStatic Discharge）元器件。除此之外，也需要防止 30V 直流电源ESD 以及过电流危害。

• SMD1812-110 33V自恢复保险丝：用于总线电源的过电流保护。
• MVR1206-420 防浪涌压敏电阻：用于连接器总线电源的 ESD静电释放。
• PGB-ESD0603S双向瞬态电压抑制二极管：用于连接器信号线路的 ESD 静电释放。

注意：总而言之，IEEE1394连接器的接口电路设计，遵循着串联器件用于电流防护，并联器件用于电压防护的基本设计原则。

关于 OrCAD 和 Allegro的基础操作，已经在五年之前所撰写的《写给有经验 PCB工程师的 Cadence SPB 17.4极速上手指南》这篇文章当中进行过图文并茂的阐述，而本文则主要聚焦于实际应用中的高频痛点，提炼出经过验证的操作技巧 和配置方法。希冀能够帮助广大的电子硬件工程师，更加合理与熟练的使用Cadence SPB 工具套件进行原理图和 PCB版图的绘制，从而有效的提高研发工作效率，进而得心应手的面对各类纷繁复杂的设计挑战。

OrCAD/Allegro 的正确打开方式

1. 鼠标依次点击 OrCAD 菜单栏上的File -> Change Product...，然后选择【OrCAD CaptureCIS】；
2. 鼠标依次点击 Allegro 菜单栏上的File -> Change Editor...，然后选择【Allegro PCBDesigner】，并且勾选所需的功能项，例如High-Speed、PCB Team Design、Analog/RF；

Cadence SPB 工程文件常用后缀

原理图符号和 PCB封装的默认位置

• OrCAD默认原理图符号库：C:\Cadence\SPB_17.4\tools\capture\library；
• Allegro 默认 PCB封装库：C:\Cadence\SPB_17.4\share\pcb\pcb_lib\symbols；

其中在 OrCAD自带的原理图符号库当中，比较常用的有如下三种：

• Discrete.olb 原理图符号库：用于存放分立式元件；
• Transistor.olb原理图符号库：用于存放有各类晶体管；
• Connector.olb 原理图符号库：用于存放有各种连接器；

OrCAD/Allegro 关闭 Start Page页面

关闭 OrCAD 启动时自动显示【StartPage】页面的方法：

1. 鼠标依次点击 OrCAD 菜单栏上的View -> Toolbar -> Command Window；
2. 在底部的命令行窗口执行 SetOptionBool EnableStartPage 0之后，再按下回车键；
3. 重新启动 OrCAD 之后，就不会再弹出 Start Page页面；

除此之外，更为有效的办法是直接对C:\Cadence\Spb_data\cdssetup\OrCAD_Capture\17.4.0\Capture.ini文件进行修改：

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4

[Preferences]
... ... ...
EnableStartPage = False;
... ... ...

注意：上述操作必须在完全关闭 CadenceSPB之后进行，避免修改好的配置被覆盖丢失。除此之外，上述方法可能已经在Cadence SPB 17.4 的 S039版本失效，请用户酌情使用。

关闭 Allegro 启动时自动显示【StartPage】页面的方法：

1. 鼠标依次点击 Allegro 菜单栏上的Setup -> User Preferences...；
2. 鼠标选中弹出【User PreferencesEditor】界面上的【Display】选项；
3. 通过在界面底部的搜索框查找 start关键字，勾选查找结果列表中的 allegro_no_startpage项即可；

【OrCAD 原理图快捷操作】

预览 OrCAD 原理图符号的封装

打开 OrCAD 的时候，界面底部的【SessionLog】会打印出，当前所使用的 INI 配置文件的路径：

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INI File Location: C:\Cadence\Spb_data\cdssetup\OrCAD_Capture\17.4.0\Capture.ini

在 Capture.ini 配置文件当中检索[Allegro Footprints]，并将其修改为下面的形式，就可以通过OrCAD 鼠标右键菜单当中的【ShowFootprint】，预览原理图符号所对应的 PCB 封装：

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[Allegro Footprints]
Dir0=C:\Cadence\SPB_17.4\share\pcb\pcb_lib\symbols\
Dir1=D:\Workspace\UINIO-Cadence-Libraries\Footprint\

OrCAD 与 Allegro 交互式选择

首先，鼠标点击 OrCAD 顶部的Options -> Preference；然后，切换【Preference】对话框至Miscellaneous 选项卡；最后，勾选界面当中的如下选项：

1

Intertool Commumicatiom -> Enable Intertool Commmication

OrCAD 的选择过滤器

1. 打开 OrCAD在原理图上展开鼠标右键菜单，选中【Selection Filter】或者按下快捷键【Ctrl+ I】打开选择过滤器对话框。
2. 取消 Graphical Object项的勾选，就可以避免在框选原理图符号时，图形线框被错误的选中。

批量修改 OrCAD原理图符号属性

1. 首先，在 OrCAD 的原理图绘制界面按下快捷键【Ctrl +I】，在打开的 Selection Filter 对话框中只勾选Parts 项。
2. 然后，在 OrCAD原理图绘制界面，使用鼠标框选需要批量修改属性的元件，点击鼠标右键菜单上面的Edit Properties...选项，或者也可以直接按下快捷键【Ctrl + E】。
3. 最后，在随后打开的 Property Editor界面，鼠标选中整行或者整列的属性值，通过右键菜单中的Edit 或者Display，就可以对原理图符号的各项属性值（包括参数可见性、PCB封装信息等）进行批量调整。

为原理图添加 IntersheetReferences

在分页原理图的跨页连接符前面加上引用的原理图页码，鼠标选中当前所要操作的OrCAD原理图工程，展开右键菜单选择【Annotate...】项，在弹出的Annotate 原理图注释对话框，鼠标点击Add Intersheet References，并进行下图所示的设置：

点击确定按钮之后，在弹出的【IntersheetReferences】对话框里执行如下的通用设置：

在上面【IntersheetReferences】对话框当中，各个设置项的具体意义如下所示：

• Place On OffPage Connectors：是否在跨页连接符放置引用页码（通常选择该项）；
• Position -> Offset Relative to Port：以跨页连接符作为偏移基准；
• Position -> Offset Relative to Port Name：以跨页连接符的名称作为偏移基准（通常选择该项）；

• Reset Positions -> X Offset：X轴偏移量（不能为负值），通常设置为 10；
• Reset Positions -> Y Offset：Y轴偏移量（不能为负值），通常设置为 0；

• Format -> Standard[1,2,3]：页码格式为数字形式（通常选择该项）；
• Format -> Abbreviated[1..3]：页码格式为缩写形式；
• Format -> Grid[1A5[Zone][Num]]：页码格式为行号 + 列号 + 页码 的格式；

• Format -> Prefix：原理图页码的前缀，可以设置为[]、{}、()，通常设置为[]；
• Format -> Suffix：原理图页码的后缀，可以设置为[]、{}、()，通常设置为[]；

网络别名、端口、跨页连接符的区别

使用 OrCAD 绘制原理图的时候，经常使用到下图从左至右展示的网络别名、端口、跨页连接符三个符号，虽然它们都用于表示相同属性名称之间的连接关系，但是各自的作用范围并不相同：

1. 网络别名【NetAlias】：无独立符号，需要放置到导线上面，作用范围仅仅局限于当前原理图；
2. 端口【Port】：通常用于层次原理图设计，用于建立具有相同属性的端口之间的连接关系；
3. 跨页连接符【Off-PageConnector】：作用于多张原理图之间，但是不能在一张原理图里多次放置；

OrCAD批量指定字体和图形的颜色

1. 首先，依次点击 OrCAD 菜单栏上的View -> Toolbar -> Command Window；
2. 然后，使用鼠标框选当前需要指定颜色的 文字 和图形；
3. 最后，在【Command Window】窗口输入SetColor 颜色代码；

1
2
3

SetColor 0    // 设置为黄色
SetColor 4    // 设置为浅蓝色
SetColor 6    // 设置为粉色

常见 ORCAP 原理图错误处理

ORCAP-1589 多个网络别名

ORCAP-1589错误是指该网络存在多个网络别名，可能会造成短路。

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WARNING(ORCAP-1589): Net has two or more aliases - possible short ?

在 OrCAD 当中，属性为 POWER的引脚，引脚符号的名称，必须同时为对应网络的名称，否则就会报出该错误，该问题可以通过下面几种方式解决：

1. 属性为 POWER的引脚符号名称，保持其与对应网络的名称相同。
2. 将 POWER 属性修改为Passive，就可以避免引脚名称与网络名称相同的问题。
3. 取消【DRC】当中的 Physical Rules 检查，即在【DesignRules Check】对话框【Rules Setup】界面当中，取消Check power ground short 在 Batch项下面的勾选。

ORCAP-1376 多个网络别名

Heterogeneous [ˌhetərəˈdʒiːniəs]类型的元件由多个部分组成，如果 OrCAD原理图当中，放置了多个 Heterogeneous元件，那么在分配位号的时候，OrCAD 的 SessionLog 窗口就会报出 ORCAP-1376 错误信息：

1

ERROR(ORCAP-1376): Cannot package part 'SFP?A(Value M42F-08P-020-P002G_0) at location (121.92, 139.70) on page 09-ETH-SFP-[0-6]', with multiple schematic symbols representing different functions. Ensure package has similar parts.

导致该错误的原因是 OrCAD无法分辨哪几些部分属于同一个 Heterogeneous元件，解决该问题可以遵循如下步骤：

1. 为 Heterogeneous元件的每一个组成部分，都添加一个自定义的 Package属性；
2. 确保每一个 Heterogeneous 元件的各个组成部分Package 属性都相同；
3. 分配位号的时候，在【Annotate】窗口的Combined property string 输入框内容的尾部添加{Package}；

OrCAD/Allegro交互式网表的导入导出

OrCAD 里设置交互功能

鼠标点击 OrCAD 菜单栏上的Options -> Preferences...，切换至【Preferences】对话框的【Miscellaneous】选项卡，勾选该选项卡下的Intertool Communication，开启 OrCAD的工具交互功能：

OrCAD 导出网表

鼠标点击 OrCAD 菜单栏上的Tools -> Create Netlist...或者直接点击工具栏上的图标，打开【Create Netlist】对话框：

紧接着在【Create Netlist】对话框里指定 .dat网表文件导出的路径:

OrCAD 导出的网表文件主要由pstchip.dat、pstxprt.dat、pstxnet.dat三个文件组成，它们各自的功能和用途请参考下面的表格：

Allegro 导入网表

鼠标点击 Allegro 菜单栏上的File -> Import -> Logic/Netlist...，打开【Logic/Netlist...】对话框：

接下来在打开的【Logic/Netlist...】对话框中进行如下的设置（注意指定OrCAD 网表文件的所在目录）：

【Allegro 自定义快捷键】

合理配置 Allegro 的快捷键，可以大大提升 PCB设计效率。特别是对于从 Altium Designer 或者PADS迁移过来的工程师而言，可以最大化的保留自己的操作习惯：

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source $TELENV

# ====================== Funckey 快捷键（字母/数字键） ====================== #

funckey m  "move"                  #移动元素
funckey d  "slide"                 #调整走线与过孔
funckey e  "change"                #改变元素属性
funckey f  "mirror"                #元素换层
funckey o  "oops"                  #撤回操作
funckey n  "cancel"                #取消操作
funckey M  "pop mirror"            #移动并且换层
funckey r  "iangle 90"             #元素旋转90度
funckey R  "iangle 45"             #元素旋转45度
funckey b  "hilight"               #高亮元素
funckey g  "define grid"           #栅格定义
funckey w  "add connect"           #添加走线
funckey v  "toggle"                #切换45°出线方向
funckey y  "flipdesign"            #翻转设计
funckey z  "delay tune"            #时延等长走线（单端）
funckey q  "phase tune"            #相位等长走线（差分）
funckey X  "settoggle pcb_cursor infinite cross;redraw" #全屏十字光标

funckey -  "cmgr"                  #约束管理器
funckey =  "xsection"              #叠层管理器
funckey \  "color192"              #颜色管理器
funckey o  "artwork"               #光绘控制表格
funckey u  "enved"                 #用户偏好编辑器

funckey ]  "zoom in"               #放大视图
funckey [  "zoom out"              #缩小视图

funckey ta "add text"              #添加文本
funckey te "text edit"             #编辑文本

#扇出
funckey cf "create fanout"
#平滑走线
funckey cs "custom smooth"

funckey ,  "rats net"              #显示指定网络的飞线
funckey .  "unrats net"            #隐藏指定网络的飞线
funckey /  "rats toggle "          #切换飞线的显示与隐藏
funckey i  "grid toggle"           #切换网格的显示与隐藏

funckey ac  "align components"      #元素对齐
funckey ar  "assign color"          #分配颜色
funckey ad  "deassign color"        #取消颜色分配
funckey ag  "gloss param"           #Gloss控制器
funckey at  "artwork"               #光绘控制表格
funckey ap  "prmed"                 #设计参数编辑器

#指定过孔所属网络
funckey vn  "via assign net"
#指定区域所属网络
funckey sn  "shape assign net"

funckey st  "status"                #查看元素状态
funckey se  "show element"          #显示元素参数
funckey sm  "show measure"          #显示测量数据
funckey sc  "swap components"       #交换元素位置
funckey sz  "zcopy shape"           #将形状拷贝到指定Class
funckey sw  "cns show"              #展示所选元素的约束设置

#添加多边形区域
funckey sa  "shape add"
#删除孤岛区域
funckey sd  "island_delete"
#添加矩形区域
funckey sr  "shape add rect"
#选择区域
funckey ss  "shape select"
#选择并且修改区域边界
funckey sb  "shape select;shape edit boundary"
#禁止铺铜区域
funckey sk  "shape keepout"
#铺铜区域显示方式切换
funckey sf  "settoggle no_shape_fill;redraw"

#自动捕捉
funckey sp1  "prepopup; pop dyn_option_select 'Snap pick to@:@Segment Vertex'"     #捕捉线段顶点
funckey sp2  "prepopup; pop dyn_option_select 'Snap pick to@:@Segment Midpoint'"   #捕捉线段中点
funckey sp3  "prepopup; pop dyn_option_select 'Snap pick to@:@Segment'"            #捕捉鼠标所在线段位置
funckey sp4  "prepopup; pop dyn_option_select 'Snap pick to@:@Intersection'"       #捕捉交点
funckey sp5  "prepopup; pop dyn_option_select 'Snap pick to@:@Shape Center'"       #捕捉铺铜区域的几何中心
funckey sp6  "prepopup; pop dyn_option_select 'Snap pick to@:@Arc/Circle Center'"  #捕捉圆/圆弧的圆心
funckey sp7  "prepopup; pop dyn_option_select 'Snap pick to@:@Symbol Origin'"      #捕捉元件的原点
funckey sp8  "prepopup; pop dyn_option_select 'Snap pick to@:@Symbol Center'"      #捕捉元件的中心
funckey sp9  "prepopup; pop dyn_option_select 'Snap pick to@:@Pin'"                #捕捉焊盘的中心
funckey sp10 "prepopup; pop dyn_option_select 'Snap pick to@:@Via'"                #捕捉过孔的中心
funckey sp11 "prepopup; pop dyn_option_select 'Snap pick to@:@Figure'"             #捕捉标记符号的中心
funckey sp12 "prepopup; pop dyn_option_select 'Snap pick to@:@Pad Edge Vertex'"    #捕捉焊盘顶点
funckey sp13 "prepopup; pop dyn_option_select 'Snap pick to@:@Pad Edge Midpoint'"  #捕捉焊盘中点
funckey sp14 "prepopup; pop dyn_option_select 'Snap pick to@:@Pad Edge'"           #捕捉焊盘边缘

#切换到指定层
funckey p  "Jun_LayerEtch"
#切换到丝印顶层
funckey h  "Jun_LayerTool st t"
#切换到丝印底层
funckey l  "Jun_LayerTool sb t"
#切换到下一层
funckey k  "Jun_LayerEtch Down"
#切换到上一层
funckey j  "Jun_LayerEtch UP"
#中心对齐焊盘 & 过孔
funckey .  "Jun_SymbolTool"

#走线时切换线宽（单位 mil）
funckey W5   "options acon_line_width 5"
funckey W8   "options acon_line_width 8"
funckey W10  "options acon_line_width 10"
funckey W12  "options acon_line_width 12"
funckey W16  "options acon_line_width 16"
funckey W18  "options acon_line_width 18"
funckey W20  "options acon_line_width 20"
funckey W24  "options acon_line_width 24"
funckey W28  "options acon_line_width 28"

#预定义栅格尺寸
alias 0 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 0.1;FORM grid non_etch non_etch_y_grids 0.1;FORM grid all_etch all_etch_x_grids 0.1;FORM grid all_etch all_etch_y_grids 0.1;FORM grid done;'  #0.1mil
alias 1 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 1;FORM grid non_etch non_etch_y_grids 1;FORM grid all_etch all_etch_x_grids 1;FORM grid all_etch all_etch_y_grids 1;FORM grid done;'          #1mil
alias 2 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 5;FORM grid non_etch non_etch_y_grids 5;FORM grid all_etch all_etch_x_grids 5;FORM grid all_etch all_etch_y_grids 5;FORM grid done;'          #5mil
alias 3 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 10;FORM grid non_etch non_etch_y_grids 10;FORM grid all_etch all_etch_x_grids 10;FORM grid all_etch all_etch_y_grids 10;FORM grid done;'      #10mil
alias 4 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 25;FORM grid non_etch non_etch_y_grids 25;FORM grid all_etch all_etch_x_grids 25;FORM grid all_etch all_etch_y_grids 25;FORM grid done;'      #25mil
alias 5 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 50;FORM grid non_etch non_etch_y_grids 50;FORM grid all_etch all_etch_x_grids 50;FORM grid all_etch all_etch_y_grids 50;FORM grid done;'      #50mil
alias 6 'define grid;setwindow form.grid;FORM grid non_etch non_etch_x_grids 100;FORM grid non_etch non_etch_y_grids 100;FORM grid all_etch all_etch_x_grids 100;FORM grid all_etch all_etch_y_grids 100;FORM grid done;'  #100mil

# ====================== Alias 快捷键（功能键 + 字母/数字键） ====================== #

alias ~3     "3D"                    #3D预览
alias ~C     "copy"                  #拷贝元素
alias ~V     "paste"                 #粘贴元素
alias ~D     "drc update"            #刷新DRC检查
alias ~P     "placementedit"         #切换到位置编辑模式

alias Del    "delete"                #删除元素
alias Esc    "done"                  #完成操作

#方向键移动元素（基于栅格尺寸）
alias Up     "move;ipick_to_gridunit 0 +1"
alias Down   "move;ipick_to_gridunit 0 -1"
alias Left   "move;ipick_to_gridunit -1"
alias Right  "move;ipick_to_gridunit +1"

# ====================== 自定义用户设置 ====================== #

#取消保存覆盖提示
set noconfirm_savedb
#指定光绘文件的输出目录
set ads_sdart = Gerbers
#取消模块复用之后，元件被锁定
set disable_module_auto_lock
#取消模块复用之后，铺铜从动态自动转换为静态
set disable_module_shape_convert
#取消线宽记忆，使用约束管理器默认值
set acon_no_width_override_retain
#设置撤回操作占用的最大 MB 值
set max_undo_memory = 500
#设置撤回次数（取值范围 0~50 次）
set undo_depth = 50
#显示等长绕线时进度条
set allegro_dynam_timing = on
#等长绕线进度条被固定在窗口右上角显示
set allegro_dynam_timing_fixedpos
#实时显示走线长度
set allegro_etch_length_on
#走线时相同网络的元素高亮
set acon_oldhlt = all
#铺铜避让走线的形状为圆形
set av_endcapstyle = round
#显示实心的 DRC 标志
set display_drcfill
#展示mm、mil两种单位的测量结果
set showmeasure_altunits = mm
#分配区域网络时，高亮相同网络全部元素
set highlight_shape_net
#自动存档（取值范围 10~300 分钟）
set autosave
set autosave_time = 10
#允许使用反斜杠 \ 作用网络名称
set legacy_character_set
#区域是否轮廓显示
unset no_shape_fill
#设置鼠标滚轮缩放系数
set buttonfactor = 0.5
#3D预览时不弹出过滤器对话框
set hide_unified_filter_dialog
#设置手动修改与创建网络功能
set logic_edit_enabled

### User Preferences section
### This section is computer generated.
### Please do not modify to the end of the file.
### Place your hand edits above this section.
###

# ====================== Allegro 焊盘 & 封装配置 ====================== #

set devpath = $psmpath D:/Workspace/UINIO-Cadence-Libraries/Footprint/Cadence D:/Workspace/UINIO-Cadence-Libraries/Footprint/Via
set padpath = $padpath D:/Workspace/UINIO-Cadence-Libraries/Footprint/Cadence D:/Workspace/UINIO-Cadence-Libraries/Footprint/Via
set psmpath = $devpath D:/Workspace/UINIO-Cadence-Libraries/Footprint/Cadence D:/Workspace/UINIO-Cadence-Libraries/Footprint/Via

在 Allegro的【Command】窗口当中，输入如下的命令可以打印出当前所使用的用户环境变量路径：

1

echo $localenv

通过修改该环境变量路径下的 env 文件，就可以使用alias 和 funckey命令进行自定义快捷键。根据当前 Cadence安装环境的不同，打印出的用户环境变量路径会存在如下两种情况（按需修改即可）：

• C:\Cadence\SPB_Data\pcbenv
• C:\Cadence\SPB_17.4\share\pcb\text

如果 env 文件位于C:\Cadence\SPB_Data\pcbenv 目录下，自定义的配置信息需要放到env 文件的如下位置，以避免被其它配置项覆盖：

注意： C:\Cadence\SPB_Data\pcbenv目录下的 env 文件顶部必须保留 source $TELENV字段，否则会导致 Allegro 启动错误。

如果 env 文件位于C:\Cadence\SPB_17.4\share\pcb\text\env目录下，自定义配置信息则建议放置到 env 文件的如下位置：

alias 命令用于对 Allegro命令取别名，使用时需要同时按下 特殊功能键 或者特殊功能键 + 字母/数字组合，并不能定义单独的字母快捷键：

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alias <alias> <command to run>
alias <alias> “<command1; command2>”

• alias F2 Add Connect：这里 F2是指键盘上的特殊功能键【F2】；
• alias ~W Add Connect：符号 ~ 用于表示Ctrl 按键，表示的是同时按下【Ctrl + W】；
• alias CF2 Add Connect：字母 C 等同于Ctrl 按键，表示的是同时按下【Ctrl + F2】；

注意：alias 命令里的 C代表按键【Ctrl】，S 代表按键【Shift】。

funckey命令用于定义单独的字母快捷键，在 PCB版图上按下该字母，或者在Allegro的【Command】窗口输入该命令，就可以执行相应的功能：

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funckey <user-defined key or name> <command to run>
funckey <user-defined key or name> “<command1; command2>”

• funckey r iangle 90：小写字母 r用于宣传正在移动的 PCB 封装 90° 度；
• funckey R iangle 45：大写字母 R用于宣传正在移动的 PCB 封装 45° 度；

鼠标依次点击 Allegro 菜单栏上的【Tools ->Utilities -> KeyboardCommands】，就可以打开命令浏览器【CommandBrowser】窗口，浏览当前 Cadence 可以被执行和定义的命令：

注意：命令浏览器当中的【Execute】用于执行列表中的命令，【Help】用于单击查看列表当中命令的帮助文档。

关闭 Allegro 手动保存提示

1. 首先，鼠标依次点击 Allegro 菜单栏上的Setup -> User Preferences...；
2. 然后，在弹出界面【User Preferences Editor】左下角的Search for preference 输出框里输入 save关键字，然后按下【Search】按钮或者回车键。
3. 最后，勾选 noconfirm_savedb的【Value】和【Favorite】即可关闭 Allegro的保存提示功能。

指定 Allegro 的 PCB封装库路径

1. 首先，鼠标依次点击 Allegro 菜单栏上的Setup -> User Preferences...；
2. 然后，打开【User Preferences Editor】对话框左侧树形菜单中的Paths -> Library；

勾选打开界面当中devpath、padpath、psmpath后的【Favorite】选项，并且指定其【Value】项对应的资源路径：

1. devpath指定第三方网表文件的保存路径（如果当时导入的是 OrCAD生成的网表，则保持默认即可）；
2. padpath 用于指定 PCB封装焊盘的存放路径。
3. psmpath 用于指定 PCB封装的存放路径。

预览 Allegro 里导入的 PCB封装

1. 当 Allegro 新建或者打开 .brd文件之后，鼠标点击 Allegro 菜单栏上的Place -> Manually；
2. 在弹出的【Placement】对话框中选择【AdvancedSettings】选项卡，然后勾选界面上的 Library 选项；
3. 将选项卡切换回【Placement】对话框当中的【PlacementList】选项卡；
4. 切换至下拉列表里的【Package symbols】，就可以浏览到当前引用的 PCB封装（可以通过右侧的【Selection filters】查询和过滤）：

Allegro 的 Move 命令选项

在 Allegro 当中执行元素移动命令 Move时，需要注意【Option】窗口中的如下参数选项：

• Ripup etch：移动对象时，去除所有的走线 与 过孔；
• Slide etch：移动对象时，保留 走线 和过孔，但走线伴随对象平滑移动；
• Stretch etch：移动对象时，保留 走线 和过孔，但走线伴随对象任意角度移动；
• 上述三项都不勾选：表示只移动对象，完全不影响走线 和 过孔；

Point属性用于设置元素旋转时的基准点，Allegro提供了如下几种方式：

• Sym Origin：以元件封装的原点作为基准点；
• Body Center：以元件的 place_bound几何中心作为基准，常用于各个元件的就地旋转；
• User Pick：以用户鼠标单击的选择点作为基准，常用于多个元件的整体旋转；
• Sym Pin#：以指定的元件引脚编号作为基准点，常用于元件结构相关的定位；

注意：上述参数中的 Sym Origin 和Body Center 与 PCB 封装绘制得是否规范密切相关。

Allegro 的 ROOM 模块化布局

1. 添加 ROOM 属性：OrCAD当中为元件添加自定义的 ROOM属性（相同的模块，属性值相同）。
2. 绘制 ROOM 框：鼠标依次点击 Allegro菜单栏的Setup -> Outlines -> ROOM Outline，打开【ROOMOutline】对话框之后，直接在 Allegro的绘制区域点击拖动，就可以为具有相同 ROOM属性值的元件绘制出一个放置区域。
3. 根据 ROOM 属性放置元件：鼠标依次点击Allegro 菜单栏的【Place ->Quickplace】，勾选对话框里【Placement filter】下的Place by room，并且在后面的下拉列表当中，指定当前需要放置的ROOM属性元件，最后点击对话框上的【Place】按钮，即可将具有相同ROOM 属性值的元件摆放到指定的 Outline区域当中。

开启 Allegro的移动对齐辅助线

1. 在 Allegro当中，选择移动命令，然后按下鼠标右键；
2. 依次选择弹出菜单中的Options -> Dynamic Aligment -> Enable，就可以开启移动对齐辅助线；

从 Allegro 工程导出 PCB 封装

从 Allegro 导出 .dra封装库源文件

使用 Allegro 打开已有的 PCB 版图文件 .brd之后，可以导出当前 PCB 版图所涉及的各种封装文件：

1. 鼠标依次点击 Allegro 菜单栏上的File -> Export -> Libraries...;
2. 在弹出的【Export Libraries】对话框当中，勾选No library dependencies，并在Export to directory 填写 PCB 封装的导出路径；
3. Allegro 就会自动将 PCB 封装源文件.dra、PCB 封装文件 .psm、PCB 封装描述文件.txt 导出到指定的目录当中。

从封装库源文件导出 .pad焊盘文件

基于已有的 PCB 封装源文件 .dra，可以进一步导出指定的.pad 焊盘文件：

1. 依次点击 Allegro 菜单栏上的Tools -> Padstack -> Modify Design Padstack...
2. 在 Allegro 当中打开 .dra文件，并且选中一个焊盘；
3. 然后展开鼠标右键，选择【Edit】对该焊盘进行编辑，此时会弹出【PadstackEditor】窗口；
4. 鼠标依次选择弹出界面当中的【File -> Save As...】，就可以将.pad 焊盘文件导出到指定目录；

从封装库源文件导出 .txt封装信息

基于已有的 PCB 封装源文件 .dra，还可以导出以.txt 作为后缀的 PCB 封装信息文件：

1. 鼠标依次点击 Allegro 菜单栏上的File -> Create Device...；
2. 在弹出的【Create DeviceFile】窗口选择当前所要导出的元件类型Device Type（默认包含IC、IO、DISCRETE三个选项）；
3. 按下【OK】按钮之后，就会自动将 .txt封装信息文件导出至当前 .dra 文件所在的目录；

从封装库源文件导出 .psm封装文件

基于已有的 PCB 封装源文件 .dra，可以进一步导出Allegro 实际使用的 PCB 封装文件 .psm：

1. 鼠标依次点击 Allegro 菜单栏上的File -> Create Symbol...;
2. 在弹出的【Create Symbol】对话框当中，选择 .psm封装文件的保存位置；
3. Allegro 就会自动将 .psm封装文件导出到指定的目录；

修改 .dra 封装源文件的 PinNumber

1. 使用 Allegro 打开 .dra封装源文件；
2. 切换 Allegro 界面右侧【Options】选项卡里的Active Class 为Package Geometry，Subclass 为Pin_Number；
3. 鼠标点击 Allegro 菜单栏上的Edit -> Text；
4. 鼠标选中 Allegro 工作区的封装焊盘，即可以实现对Pin Number 的修改。

Allegro 导出 .dra 中的.pad 焊盘文件

使用 Allegro 打开需要处理的 .dra封装源文件，鼠标点击【Tools -> Padstack -> Modify DesignPadstack】

鼠标双击 Allegro右侧工作面板【Option】选项卡上面，当前需要导出的焊盘名称：

在弹出的【Padstack Designer】窗口，鼠标依次点击File -> Save As...，即可将 .pad焊盘文件保存到其所属 .dra 封装源文件所在的目录：

Cross Section叠层的定义与添加

官方建议在 Allegro当中，信号层采用正片层方式处理，电源层和接地线层采用负片层方式处理，这样可以减少工程文件的数据量，并且提升EDA 软件的运行效率：

• Conductor：正片层，即用于正常走线的信号层；
• Plane：负片层，被默认铺铜填充（走线被视为分割线）的电源层或者接地层，也被称为内电层；

注意：内电层在Allegro 的 Anti Etch 层，使用大于或者等于15mil 的分隔线进行分割。然后使用鼠标右键菜单的Assign Net 分配网络。

鼠标点击 Allegro 菜单栏上的Setup -> Cross Section项，或者直接点击菜单栏上的【Xsection】按钮，就可以进入 PCB叠层管理器【Cross-section Editor】进行相关参数的设置：

鼠标点击【Cross-section Editor】窗口当中表格的 Name列，选择右键菜单上的【Add Layer】项，就可以添加新的 PCB 叠层：

注意：Dielectric [ˌdaɪɪˈlektrɪk]n.电介质，绝缘体。

鼠标双击 Name 列还可以修改叠层的名称，命名方式推荐使用层名称缩写 + 层顺序编号格式，例如：TOP、GND2、SIN3、SIN4、PWR5、BOTTOM等：

注意：除此之外还可以根据 PCB生产企业提供的工艺制造参数（例如《嘉立创层压结构》），选择相应的PCB 叠层厚度（Thickness）、材质（Material）、电导率（Conductivity）、介电常数（DielectricConstant）等参数。

值得注意的是，PCB 的负片层也是在【Cross-sectionEditor】窗口当中进行设置的：

切换 Allegro 单位为 mil 或者mm

鼠标依次选择 Allegro 菜单栏上的Setup -> Design Parameters...，在弹出的设计参数编辑器【DesignParameters Editor】窗口，修改【Design】选项卡下面的User units 下拉菜单：

设置 Allegro 工作区栅格大小

鼠标依次选择 Allegro 菜单栏上的Setup -> Grids...，在弹出的栅格定义窗口【DefineGrid】，就可以分别设置各个叠层的栅格大小（设置为5mil 0.127mm 更加方便元器件对齐）：

注意：为了方便元件对齐与摆放，推荐布局时使用5mil/0.127mm 的栅格。

Allegro 的 Class 与 Subclass概念

Allegro 当中的类型Class 与 子类型 Subclass是这款设计工具当中的基本概念，当前绘制在 PCB 版图当中的所有对象都会以Class 和 Subclass进行管理。就像每一名学生都归属为某个年级与某个班级，这里年级与班级就可以分别被理解为Class 与 Subclass，下图展示了Allegro 当中一些默认的 Class：

注意：在一些特定的系统 Class下面，可以创建自定义的 Subclass。

例如电气层 Etch 这个Class 下面，对应着 Top 和Bottom 两个 SubClass：

例如 PCB版图相关的几何形状层（板框、丝印、尺寸标注等）都被放置在Board Geometry 这个 Class下面，对应着下图当中的各个 SubClass：

Allegro 当中 Class 和Subclass 的名称本身没有任何意义，关键在于当把 PCB版图上的对象放置到 Class 或者 Subclass的时候，Allegro 如何去使用和处理这些对象。例如Allegro 导入 PCB 封装的时候，PCB封装当中的各个对象就会自动被放置在相应的 Class当中进行管理，因为这些对象在 PCB 封装创建的时候就已经被指定了相应的Class。

注意：Allegro 导入.dxf 板框时，默认会自动新建一个 PCB 文件覆盖当前的 PCB工程，如果想将 .dxf 板框导入到当前的 PCB文件，则必须勾选【DXF In】对话框当中的Incremental addition。

电气布局走线相关的常用 Class 与Subclass 如下面表格所示：

工艺装配标注 相关的常用 Class 与Subclass 如下面表格所示：

注意：board geometry 是指 PCB板级的几何形状，package geometry 是指 PCB封装级的几何形状。

Allegro 颜色编辑器

鼠标点击 Allegro 菜单栏上的Display -> Color/Visbility...或者直接按下快捷键【Ctrl + F5】，就可以打开【ColorDialog】对话框，使用 Allegro 进行 PCB版图布局布线的时候，只需要开启如下的 Class 与Subclass 的显示即可：

• 元件封装丝印：将Geometry -> Package Geometry -> Silkscreen_Top/Silkscreen_Bottom显示为白色；
• 元件封装位号：将丝印层Component -> Ref des -> Silkscreen_Top/Silkscreen_Bottom显示为白色，将装配层Component -> Ref des -> Assembly_Top/Assembly_Bottom显示为蓝色；
• 元件焊盘阻焊：将Stack-Up -> Pin -> Soldermask_Top/Soldermask_Bottom显示为紫色；
• PCB 板框：将Geometry -> Border Geometry -> Outline/Design_Outline显示为亮黄色；
• PCB 板级丝印：打开Geometry -> Board Geometry 下的丝印层Silkscreen_Top/Silkscreen_Bottom以及阻焊层Soldermask_Top/Soldermask_Bottom 的显示；

导入 PCB 板框 &允许布线区域

导入的板框放置在 Board geometry 这个Class 的 Design Outline（兼容 17.x之后的版本）和 Outline（虽然兼容 16.x之前的版本，但是会导致 17.4 无法正常渲染 3D 模型）两个SubClass 下面。放置板框的时候，在Allegro 底部的【Command】输入框里键入x 0 0，就可以让板框的左上角位置成为坐标原点。

1. PCB 镂空区域：将需要板框图层 Z-Copy 到Board geometry -> Design Outline（生成 3D预览可见的板框）；
2. PCB 镂空区域：将需要挖空处理的图层 Z-Copy 到Board geometry -> Cutout（镂空板框当中的开孔区域）；
3. PCB 允许布线区域：将允许布线的图层 Z-Copy 到Route Keepin -> All（防止布线到板框区域之外），再鼠标点击右侧【Option】选项卡下的Contract，然后将图层的缩进Offset 设置为10mil/0.254mm（防止铺铜之后，板框边沿的铜层割手）；
4. PCB 禁止布线区域：将需要镂空的图层 Z-Copy 到Route Keepout -> All（防止铺铜之后，铜层覆盖镂空区域），再鼠标点击右侧【Option】选项卡下的Expand，然后将图层的外扩Offset 设置为10mil/0.254mm（防止铺铜之后，镂空的边沿即是板框边沿）；

注意：如果系统提示板框超出绘制区域SPMHA2-54: Cannot place outside of the drawing extends，则需要进入下面介绍的设计参数编辑器【DesignParametersEditor】，通过修改【Extends】选项卡下的相关参数，来调整绘制区域的大小。

修改 Allegro 绘制区域尺寸

鼠标点击 Allegro 顶部菜单栏上的Setup -> Design Parameters...，切换到【Design ParametersEditor】对话框下的【Design】选项卡，通过调整 Extends下的各项参数，就可以修改绘制区域的大小尺寸：调整绘制区域的尺寸。

• LeftX 和LeftY：表示绘制区域左下角起始的横坐标 与 纵坐标 的值；
• Width 和Heigth：表示绘制区域的 宽度与 高度；
• Move orign: 通过修改其 X 和 Y取值，就可以调整当前绘制区域中原点的位置；

进行 3D Canvas 预览时的操作

按下 鼠标中键 并且拖动，就可以移动预览 PCB，按下Shirt + 鼠标中键 则可以用于旋转 PCB 版图的 3D预览效果。

注意：3D预览当中的丝印颜色显示，需要在颜色管理器指定Board Geometry/Silkscreen_Top 和Board Geometry/Silkscreen_Bottom 的颜色与可见性。

焊盘进入约束 EnhancedPadEntry

Allegro 走线的时候，展开鼠标右键菜单取消【EnhancedPadEntry】项的选择，可以避免走线必须从焊盘居中的位置进入焊盘中心。

元素按坐标精确移动

首先，在 Allegro 当中执行 move命令，在右侧的【options】选项卡当中选择 User Pick：

1. Sym Origin：封装原点作为基准点（默认项）;
2. Body Center：以封装的 Place Bound几何中心作为基准，通常用于单个元件的原地旋转；
3. User Pick：以用户鼠标单击的点作为基准，通常用于多个元件的整体旋转；
4. Sym Pin：以元件的引脚编号作为基准，通常用于元件结构定位；

然后，在 Allegro底部的【Command】窗口输入执行下面的命令，就可以让指定的元素按照坐标进行移动：

• 绝对定位x a b：基于右侧【0ption】选项卡当中选择的参考点，将元素移动到坐标a 和 b；
• 相对定位 ix a：将元素沿着x 轴的方向移动 a个单位，相对移动命令不需要在【Option】选择参考点；
• 相对定位 iy a：将元素沿着y 轴的方向移动 a 个单位，如果当前单位为mm，那么输入 iy -2 就可以将元素向下移动2mm；
• 相对定位 ix a iy b ：将元素沿着x 轴的方向移动 a 个单位，沿着 y轴的方向移动 b 个单位；

设置 PCB版图原点的可见性和颜色

倒圆角与斜角

1. 首先，需要将 Shape 转换为 Line，鼠标点击Allegro 顶部菜单栏上的Shape -> Decompose Shape，然后框选目标元素执行操作；
2. 然后，再选择 Allegro菜单栏上的Manufacture -> Drafting，进行Fillet（倒圆角）或者Chamfer（倒斜角），此时可以在右侧【Options】窗口填写倒角的半径、长度以及角度；
3. 最后，选择相邻的两条 Line，即可执行倒角操作；

解决嘉立创板框/外形层缺失问题

导出 Gerber 光绘文件给嘉立创进行PCB 打样的时候，为了避免出现 板框/外形层缺失的问题，需要鼠标点击 Allegro 顶部菜单栏上的Manufacture -> Artwork，将弹出窗口中的Undefined Line Width 项修改为 0.2：

在 Allegro 当中显示过孔形状

鼠标点击 Allegro 菜单栏上的Setup -> Design Parameter Editor，勾选【Display】选项卡下的Plated holes 复选框（同时会自动勾选Padless holes）：

使用 Advanced Mirror高级镜像

首先，鼠标点击 Allegro 顶部菜单栏上的File -> Change Editor...，勾选Allegro Productivity Toolbox 项：

然后，重新启动 Allegro 之后，再点击顶部菜单栏上的Edit -> Advanced Mirror...，此时可以在右侧的【Option】窗口看到相关的设置项：

最后，鼠标框选当前工作区需要进行高级镜像处理的元素，并移动到空白处单击鼠标，即可执行相应的镜像操作。

镜像已经添加了的丝印文字

如果丝印文字在 PCB顶层或者底层的显示出现镜像，那么可以通过如下所述的方式进行调整：

1. 首先，勾选【Allegro PCB Designer Product Choices】当中的Allegro Productivity Toolbox 选项，并且重新启动Allegro；
2. 然后，鼠标选择 Allegro 菜单上的Edit -> Advanced Mirror...；
3. 接着，勾选 Find 窗口当中的 Text选项；
4. 接下来，勾选 Options 窗口当中的Mirror type -> Geometry only -> Mirror text选项；
5. 最后，鼠标选择需要镜像的丝印文字即可；

丝印字符推荐参数

Allegro 丝印字符的Width、Height、Line Space三个参数，推荐采用下面的 换算公式 进行计算：

\[\begin{cases}Width \\Height = Width + 5/10 \\LineSpace = Height + 10\end{cases}\]

Photo Width 和 Char Space 按照如下表格 的顺序加 1 递增即可：

切换单位动态铺铜无法自动避让

当 Allegro 切换设计单位（Mils 或Millimeter）之后，就会出现动态铺铜无法自动避让的问题。这是由于Allegro 切换单位之后，动态铺铜变为disabled 模式，此时需要鼠标点击 Allegro顶部菜单栏上的Shape -> Global Dynamic Params...，在打开的【GlobalDynamic Shape Parameters】话框当中，重新勾选具有自动避让功能的smooth 模式：

解除原理图与 PCB的交互式布局

为了解决 Allegro 与 OrCAD交互式布局时引发的运行缓慢问题，可以鼠标点击 Allegro顶部菜单栏上的 Setup，取消 Enable Crossprobing菜单项的勾选，从而临时解除原理图与 PCB的交互式布局关系：

负片层的切割与网络指定

1. 确认 PCB 板框的 Design Outline 和Route Keepin 区域是否绘制正确（两者相距至少0.5mm/20mil）
2. 在 Allegro 叠层管理器中设置好负片层；
3. 执行 Allegro 菜单栏上的 Add -> Line命令，并且选择【Options】面板中的 Class 和Subclass 分别为 Anti Etch和相应的负片层；
4. 接下来在【Options】面板里的 Line width参数项当中，设置平面切割的宽度（即铺铜间距，通常设置为0.5mm/20mil 或者 1mm/40mil）；
5. 根据负片层功能区域划分绘制好分隔线之后，点击Allegro 菜单栏上的Edit -> Split Plane -> Parameters…，勾选填充风格为Solid 实心填充；
6. 接着鼠标选择 Allegro 菜单栏上的Edit -> Split Plane -> Create，选择需要进行切割处理的负片层，并且指定其属于动态Dynamic 还是静态 Static类型的铺铜；
7. 按下【Create】按钮之后，窗口会自动聚焦到当前需要铺铜填充的区域，同时弹出【Selectanet】对话框要求选择该区域所属的网络，选择并且确定之后，又会自动聚焦到下一个需要填充的区域；

过孔焊盘的创建步骤

1. 【Drill】：钻孔参数设置（Finished diameter表示钻孔直径）
2. 【Drill Symbol】选项卡：设置显示在 Allegro 的 PCB版图中的钻孔符号（即 Characters 项设置的 3个字母参数）。
3. 【Design Layer】：规则焊盘 Regular Pad用于正片层、恒温焊盘 Thermal Relief用于正片和负片层、负焊盘 Anti Pad用于负片层（其中的 Diameter 参数表示的是过孔直径）；
4. 【Mask Layer】：主要设置 阻焊层SOLDERMASK_TOP/BOTTOM，从而达到过孔盖油的目的；

批量修改过孔类型

1. 在 Allegro 绘制区展开鼠标右键菜单，切换Application Mode -> General Edit；
2. Allegro 侧边栏的【Find】工作区里只勾选Vias 选项，然后选中需要执行修改的目标过孔；
3. 在 Allegro 绘制区展开鼠标右键菜单，选择Replace padstack 下的选项即可完成相应功能（其中Filter Instances 可以用于指替换过孔）；

加载外部 Skill 脚本

把需要加载的 Skill 脚本放置在任意目录下面，然后在下面的路径列表里找到allegro.ilinit 文件，在其中加入load("Skill文件名称") 代码即可：

1. C:\Cadence\Spb_data\pcbenv\allegro.ilinit
2. C:\Cadence\SPB_17.4\share\pcb\etc\allegro.ilinit

点对点相对等长布线

1. 打开 Allegro 约束管理器当中的【Electrical -> Net-> Relative Propagation Delay】界面。
2. 对需要进行等长布线的网络，在约束管理器当中建立Net Group... 或者 Class...；
3. 鼠标依次选择约束管理器顶部菜单栏上的【Analyze -> AnalysisMode】或者直接按下快捷键【Ctrl + F9】;
4. 分别勾选弹出对话框当中的 Relative propagation delay为【On】选项，以及界面底部的【Pin Delay】选项；
5. 分别设置该等长组的 Delta/Tolerance 为0mil/5mil 或者其它值，并且指定 Target网络；

注意：Delta ：表示相对于Target长度的固定延迟。Tolerance：表示走线长度所允许的正负公差值。

Pin Pair 引脚对等长

1. 打开 Allegro 约束管理器的【Electrical -> Net-> Relative PropagationDelay】界面，将需要进行等长处理的网络，添加到相同的Class 或者 Net Group；
2. 鼠标右键该 Class 或者 Net Group 下的每一个网络，然后依次点击Create -> Pin Pair... 创建 Pin Pair 的网络起始引脚First Pins 和终点引脚 Second Pins；
3. 然后鼠标全选上述步骤创建的所有 Pin Pair，然后右键依次点击Create -> Match Group... 创建等长组；
4. 分别设置该等长组的 Delta/Tolerance 并且指定Target 网络；

差分信号的对内相位等长

1. 静态相位控制（StaticPhase）：用于控制差分对线之间的总长度偏差，但是在布线过程当中进行检查。
2. 动态相位控制（DynamicPhase）：由于静态相位控制只能确定两条差分对线之间的总相位差，无法在布线过程中实时展示偏差情况，此时就需要使用到动态相位控制（也就是所谓的实时等长）。

通常情况下，差分信号对内等长需要小于或者等于5mil，因而需要进行静态相位控制：

1. 进入 Allegro 约束管理器的Electrical -> Net -> Routing -> Differential Pair界面；
2. 设置表格当中的 Static Phase -> Tolerance列参数；
3. 返回 Allegro 的 PCB绘制界面，并在【Find】面板上勾选Nets，然后鼠标选择需要进行静态相位控制的差分网络，展开右键菜单勾选Single Trace Mode；
4. 最后依次勾选 Allegro 顶部菜单栏上的Route -> Phase Tune，拖动目标差分线即可；

对于 5Gbit/s以上速率的高速差分串行总线，需要考虑进行实时等长控制，即当走线偏差大于25mil 时，必须在 600mil的总布线长度之内进行补偿（使用反向拐角或者基于 3W规则进行小波浪绕线来补偿）：

1. 进入 Allegro 约束管理器的Electrical -> Net -> Routing -> Differential Pair界面；
2. 设置表格当中的 Dynamic Phase -> Tolerance列参数；

基于 Ghostscript 导出 PDF

基于 File -> Print... 方式导出的 PDF原理图，存在无法对带有下划线的关键字进行搜索的问题，这里介绍一种使用开源PDF 处理工具 Ghostscript 进行导出的办法：

1. 前往 Ghostscript官网下载Ghostscript 10.06.0 for Windows (64 bit)，并双击安装其到指定目录；
2. OrCAD 里选择当前需要导出的 .dsn原理图工程，然后鼠标依次点击File -> Export -> PDF；
3. 在弹出的【PDF Export】窗口，Postscript Driver项填写为 Microsoft Print to PDF；
4. 除此之外，还需要分别设置 Converter 项为Ghostscript 64 bit / equivalent，同时将Converter Path 项指定为 Ghostscript安装目录下的 gswin64.exe 文件；
5. 最后按下【OK】即可开始转换过程，稍等片刻即可在桌面或者指定路径获取到.pdf 格式的原理图文件；

在 I²C总线通信协议当中，规定总线上可以存在一个主设备以及多个从设备。主设备掌控着整个通信过程，负责发起、控制、停止通信。而从设备则需要等待主设备请求、接收、发送数据。主设备与从设备之间的数据交换采用特定的数据帧格式，每个数据帧包含有地址、数据、控制信息。主设备会根据从设备的 I2C地址来选择总线上需要进行通信的外设，从设备则根据控制信息返回相应的响应。

演进历程

1982年荷兰飞利浦（Philips）公司为自家的芯片产品制订了 I²C总线技术规范，原始规范只能提供 100kHz 的通信速率，以及 7位的地址空间（由于存在有保留地址，总线上设备数量被限制为 112个）。后续在 1992 年发布了第一个公共规范，增加了400kHz 快速模式，以及扩展的 10位地址空间。经过多年的发展，目前 I2C协议规范已经能够提供下面表格当中的五种工作速率模式：

注意：英特尔（Intel）公司于 1995年推出的系统管理总线（SMBus，SystemManagement Bus）是一种基于 I2C总线演变而来的变体，其提供了更加严格的控制模式，传输速率被限制在10kHz ~ 100kHz范围之间，并且支持时钟超时、固定逻辑电平（I2C的逻辑电平由总线上拉电阻连接的 VCC 决定）等特性。

漏极开路设计

芯片内置的 I2C总线驱动器，通常采用漏极开路设计（不同于 UART 和 SPI总线），这意味着其可以将总线信号线拉低，但不能将总线信号驱动为高电平。从而在一个设备试图将I2C总线驱动为高电平，而另外一个设备又试图将总线电平拉低的时候，不会出现争抢总线资源的情况，从而避免损坏芯片内部的I2C 总线驱动器，以及随之带来的功耗过大问题。正是因为如此，I2C总线的信号线上都会存在一个上拉电阻 ，用于协助总线恢复到高电平状态。

注意：I2C上拉电阻的选型需要根据总线上的主从设备进行选型（后续的内容会给出理论指导），但一个好的经验法则是从4.7kΩ 电阻开始，然后逐步向下进行调整。

探究上拉电阻的取值

上拉电阻的推导

I2C总线是一种采用了漏极开路（Open-Drain）或者集电极开路（Open-Collector）的通信标准，因而可以支持具有不同工作电压的芯片和传感器相互通信。如下图所示，当总线没有被芯片引脚内部的漏极开路下拉为低电平时，I2C总线的上拉电阻就会将总线电平进行拉高：

芯片 I2C引脚内部的输入缓冲器，所能够读取的最小有效低电平 \(V_{OL}\)决定了上拉电阻最小值 \(R_{P_{min}}\)：

\[R_{P_{min}} = \frac{V_{CC} - V_{OL_{max}}}{I_{OL}}\]

上拉电阻最大值 $R_{P_{min}} $ 受限于 I2C总线的等效电容 \(C_B\)，I2C总线规范当中定义了信号的上升时间（RiseTime），如果上拉电阻的取值过大，可能会导致 I2C总线在被下拉之前，没有足够的时间上升到有效的逻辑高电平。从时间\(t=0\) 开始，RC 电路对振幅为 VCC的电压阶跃响应，可以使用 RC 时间常数进行表示，因此 I2C总线上的电压波形可以表达为下面的方程：

\[V(t) = V_{CC} \times \bigg( 1 - e^{\frac{-t}{R_P \times C_B}} \bigg)\]

注意：RC 时间常数 \(\tau\) 是指电阻值 \(R\) 与电容值 \(C\)的乘积，其单位为秒，表达的是电容器通过电阻器进行充电与放电的时间特性。

通常情况下，I2C 总线上的输入高电平电压（Input HighVoltage）\(V_{IH}\)、输入低电平电压（InputLow Voltage）\(V_{IL}\)与上拉参考电压 \(V_{CC}\)之间的关系可以表达为如下的方程组：

\[\begin{cases}V_{IH} = 0.7 \times V_{CC} = V_{CC} \times \big(1 - e^{\frac{-t_1}{R_P\times C_B}} \big) \\V_{IL} = 0.3 \times V_{CC} = V_{CC} \times \big(1 - e^{\frac{-t_2}{R_P\times C_B}} \big)\end{cases}\]

基于上述方程组，可以将 I2C 总线信号的上升时间 \(t_R\) 描述为下面的公式：

\[t_R = t_2 - t_1 = 0.8473 \times R_P \times C_B\]

由此，就可以推导出上拉电阻最大值 \(R_{P_{max}}\) 与上升时间\(t_R\) 之间的函数关系：

\[R_{P_{max}} = \frac{t_R}{0.8473 \times C_B}\]

推导出上拉电阻的最小值 \(R_{P_{min}}\) 与最大值 \(R_{P_{max}}\)之后，就可以根据预定的传输速率和功率进行恰当的取值，较小的阻值可以带来更快的响应速度，较大的阻值则会带来更少的功率耗散。

I2C 总线规范参数

I2C 总线协议规范当中，对于前面内容提到的 \(t_R\)、\(C_B\)、\(V_{OL}\) 参数作出了如下定义：

下面图像表达了 I2C总线在标准模式和快速模式下，上拉电阻最小值 \(R_{P_{min}}\)与上拉参考电压 \(V_{CC}\) 之间的关系：

下面图像表达了 I2C总线在标准模式和快速模式下，上拉电阻最大值 \(R_{P_{max}}\)与上拉参考电压 \(V_{CC}\) 之间的关系：

上拉电阻计算实例

当一个 I2C总线处于快速模式下的时候，已知传输线等效电容 \(C_B =200pF\)，总线参考电压 \(V_{CC} = 3.3V\)参数，通过如下步骤就可以计算出上拉电阻的阻值：

\[\begin{cases}R_{P_{max}} = \frac{t_R}{0.8473 \times C_B} = \frac{300 \times10^{-9}}{0.8473 \times 200 \times 10^{-12}} = 1.77 kΩ \\R_{P_{min}} = \frac{V_{CC} - V_{OL_{max}}}{I_{OL}} = \frac{3.3 - 0.4}{3\times 10^{-3}} = 966.667 Ω\end{cases}\]

注意：上述计算步骤采用了前面 I2C总线规范参数表格当中的数据，

经过上述的计算步骤，就可以基于当前的速率与功耗需求，选择966.667Ω ~ 1.77kΩ 范围之间的任意上拉电阻值。

目前全球 FPGA的市场份额主要集中在赛灵思（Xilinx，2020 年被 AMD收购）和阿尔特拉（Altera，2015 年被 Intel收购）两家美国企业手中，余下的市场份额同样由美国的莱迪思（Lattice）和美高森美（Microsemi）两家公司占据。国产FPGA 芯片产业起步较晚，产品性能与专利积累较为薄弱，目前主要有 深圳紫光同创、上海安路科技、广东高云半导体、上海复旦微电子、西安智多晶、深圳易灵思、北京京微齐力、成都华微电子 等芯片研发厂商。

AMD/Xilinx 产品线介绍

AMD/Xilinx 公司的现场可编程门阵列（FPGA，Field Programmable GateArray）产品线，主要可以划分为 7系列、UltraScale 系列、UltraScale+系列 三个大系列：

1. 7 系列：采用 28nm 制程工艺，包含Spartan-7、Artix-7、Kintex-7、Virtex-7四个子系列；
2. UltraScale 系列：采用 20nm制程工艺，包含Kintex UltraScale、Virtex UltraScale两个子系列；
3. UltraScale+ 系列：采用 16nm制程工艺，包含Spartan UltraScale+、Artix UltraScale+、Kintex UltraScale+、Virtex UltraScale+子系列；

在上述三个大系列的基础之上，面向不同的应用场景，上述每一个系列会被进一步划分为Spartan、Artix、Kintex、Virtex四个子系列：

1. Spartan系列：低成本低功耗，面向消费电子和基础应用；
2. Artix系列：平衡成本与性能，适用于低功耗中等算力场景；
3. Kintex系列：高性能计算与通信，同时兼顾性价比；
4. Virtex 系列：旗舰级高性能，用于最苛刻的应用；

AMD/Xilinx 公司也推出了同时集成有 Soc 和 FPGA的四种自适应 Soc（Adaptive SoCs）产品线：

• 7000 SoC：采用 28nm制程工艺，集成有单/双核 ARM Cortex-A9，拥有12.5G 速率的收发器；
• UltraScale+™ MPSoC：采用 16nm制程工艺，集成有双/四核 ARM Cortex-A53、双核ARM Cortex-R5F、ARM Mali-400MP2 和 H.264/H.265视频编解码器。
• UltraScale+ RFSoC：采用 16nm 制程工艺，集成有四核ARM Cortex-A53、双核 ARM Cortex-R5F 和数字RF-ADC、RF-DAC、SD-FEC，广泛应用于5G 通信、雷达、卫星通信等领域。
• AMD Versal Adaptive SoC：采用 7nm制程工艺，集成有双核 ARM Cortex-A72、双核ARM Cortex-R5F，以及 DSP 和 AI引擎与可编程片上网络，主要应运用于人工智能场景。

AMD/Xilinx 公司目前力推的UltraScale+ 系列多处理器片上系统（MPSoC，Multi-Processor System onChip）产品，属于集成有多种异构处理核心的高性能片上系统，主要内置有如下的片上计算资源：

• 应用处理器 APU：多核 64 位ARM Cortex-A53，可运行 Linux 操作系统，负责通用计算；
• 实时处理器 RPU：双核ARM Cortex-R5F，用于处理实时任务；
• 图形处理器 GPU：ARM Mali-400MP2用于处理显示输出任务；
• 可编程逻辑PL：UltraScale+ FPGA，用于实现硬件加速；
• 视频编解码：用于支持 H.264/H.265视频编解码；

而 UltraScale+ MPSoC 主要涵盖了CG、EG、EV、RF如下四个子系列：

• CG 子系列：入门级器件，主要集成有双核 1.3 GHz ARM Cortex-A53 和双核 ARM Cortex-R5F，系统逻辑单元数量在81K ~ 600K 范围；
• EG 子系列：资源较为丰富，主要集成有四核 1.5 GHz ARM Cortex-A53、双核 600 MHz ARM Cortex-R5F、ARM Mali-400MP2，系统逻辑单元数量在81K ~ 1143K 范围；
• EV 子系列：内置视频编解码器，主要集成有四核 1.5 GHz ARM Cortex-A53、双核 600 MHz ARM Cortex-R5F、ARM Mali-400MP2、H.264/H.265 视频编解码器，系统逻辑单元数量在192K ~ 504K 范围；

MPSoC 命名规则

UltraScale+ MPSoC 系列产品的命名由设备名称 + 设备属性 + 封装信息 构成，例如对于命名为XCZU7EV-2FFV C1156I 的 MPSoC 芯片:

设备名称 部分是 XCZU7EV：

• 商品级别：XC 表示 XilinxCommercial 公司；
• 产品系列：ZU 表示Zynq UltraScale+ 系列；
• 价值索引：该数值越大，片上资源就越丰富，价格也就越高；
• 处理器系统标识符：C 代表双核 APU和双核 RPU，E 代表四核 APU、双核 RPU、单个 GPU；
• 引擎类型： G表示通用，V 表示带有视频解码器；

制造工艺 部分是 -2FFV：

• 速度等级：-1/2/3表示最慢/中等/最快，-L1/L2 表示低功耗；
• 倒装封装：F 表示球距1.0 mm 的 Flip-chip 封装，S 表示球距0.8 mm 的 Flip-chip 封装，U 表示球距0.5 mm 的 InFO 封装；
• 封装技术：F 表示 Lid封装技术，B 表示 Lidless 封装技术；
• 电气标准：V 表示符合RoHS 六项检测；

封装信息 部分是 C1156I：

• 封装标识符：例如 A 或者 C等；
• 封装引脚数量：例如 1156 等；
• 温度等级：E 表示工作在0°C ~ +100°C，I 表示工作在–40°C ~ +100°C；

处理系统 PS / 可编程逻辑 PL

AMD/Xilinx 的 MPSoC 系列 FPGA芯片主要由 处理系统（PS，Processing System）和可编程逻辑（PL，ProgrammableLogic）两个核心部分组成（两者可以分别独立供电与断电），下图展示了XCZU7EV 的系统架构图：

• 处理系统（PS，Processing System）：基于 ARM Cortex架构，类似于传统的 CPU 中央处理器，可以直接运行嵌入式 Linux操作系统；
• 可编程逻辑（PL，Programmable Logic）：传统的 FPGA可编程逻辑资源，支持硬件并行处理，可通过 Verilog 或者VHDL 进行编程；

注意：PS 和 PL之间通过 FPGA 片内的高级可扩展接口（AXI，AdvancedeXtensible Interface）总线进行高速数据传输。

可编程逻辑 PL

简化的 FPGA 基本结构分别由可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、布线资源、底层嵌入功能单元、内嵌专用硬核六个部分组成：

FPGA的输入/输出单元被设计为可编程模式，可以通过开发工具灵活的进行配置，从而适配不同的电气标准与I/O 物理特性（可以调整匹配阻抗特性、上下拉电阻、驱动电流的大小等）。

处理系统 PS

串行解串器 SerDes

FPGA内置的串行解串器（SerDes，Serializer/Deserializer）用于进行串行数据与并行数据的相互转换：

1. 当 FPGA 作为接收端的时候，用于将串行数据，转换为FPGA 内部能够处理的并行数据。
2. 当 FPGA 作为发送端的时候，用于将 FPGA内部的并行数据，转换为便于传输的串行数据。

注意：现代 FPGA 通常集成了专用的SerDes 外设，例如 AMD/Xilinx 的GTX/GTH/GTY 收发器，以及 Intel/Altera 的Transceiver 收发器。

查找表 LUT

查找表（LUT，Look-Up Table）是现场可编程门阵列 FPGA当中的基本逻辑单元，用于实现组合逻辑功能。

简单的来说，就是将某个简单逻辑功能的全部可能结果写到一个存储单元中，并根据输入的变化直接查找结果并输出。

MIO/EMIO 多路复用 IO

AMD/Xilinx FPGA 提供了多路复用（MIO，MultiplexedIO）和扩展多路复用（EMIO，Extended Multiplexed IO）两种I/O 管理机制：

• MIO：由处理系统 PS 直接管理的物理引脚，无需经过 PL可编程逻辑单元，可以控制 PS 的各种外设；
• EMIO：由处理系统 PS 通过 PL 可编程逻辑扩展的 I/O接口，当 PS 的 MIO 数量不足时，可通过 PL 路由出更多的EMIO（会引入额外延迟）；

I/O Bank

FPGA 的器件管脚按照 Bank 进行划分，通过为每个 Bank独立供电（通过接口电压 VCCO进行配置），适配不同的信号电平标准，从而增强 I/O 设计的灵活性。每组用户Bank 可以包括 52 个 HP 或者HR 的 I/O 引脚，或者 24 组HD 的 I/O 引脚（由 48 个差分引脚和 4个单端引脚组成）：

• 高性能（HP，HighPerformance）：应用于高速场景，工作电压通常在 1.0V ~ 1.8V范围（电平的电压越低，通信速率就会越快）；
• 宽范围（HR，HighRange）：应用于宽范围电压场景，可以支持 1.2V ~ 3.3V的宽范围工作电压；
• 高密度（HD，High Density）：每个Bank 通常由 24 个 I/O 构成，可以支持 1.2V ~ 3.3V；

串行解串器 SerDes

FPGA内置的串行解串器（SerDes，Serializer/Deserializer）用于进行串行数据与并行数据的相互转换：

1. 当 FPGA 作为接收端的时候，用于将串行数据，转换为FPGA 内部能够处理的并行数据。
2. 当 FPGA 作为发送端的时候，用于将 FPGA内部的并行数据，转换为便于传输的串行数据。

注意：现代 FPGA 通常集成了专用的SerDes 外设，例如 AMD/Xilinx 的GTx 收发器，以及 Intel/Altera 的Transceiver 收发器。

吉比特收发器 GTx

AMD/Xilinx 的 FPGA 产品当中集成的 SerDes外设被称作吉比特收发器（GT，GigabyteTransceiver），基于不同的数据传输速率及其所具备的高级特性，规格书当中会分别以GTx 格式进行命名，例如GTP、GTX、GTH、GTZ、GTY。对应于AMD/Xilinx 的不同产品系列，GTx的传输速率也会有所不同：

赛灵思 FPGA 最小系统

插入损耗（IL，InsertionLoss）是指由于元器件插入传输线路之前与之后，信号传输功率损耗的差值，通常使用单位分贝dB 来进行表示。

下面的图片展示了 XCZU5EG 的系统架构框图：

基本的数字逻辑门

门电路是数字集成电路当中，最为基本的逻辑单元，用于实现基本逻辑运算与、或、非，以及复合逻辑运算与非、或非、异或、同或，对应的逻辑运算门电路有与门、或门、非门、与非门、或非门、异或门、同或门，其电路符号如下图所示：

广濑 FX10 高速堆叠连接器

FX10 是日本广濑推出的一款 0.5mm间距高速堆叠连接器，其最高传输速率可以达到 15+ Gbps：

以太网的底层工作机制基于载波侦听多路访问/碰撞检测（CSMA/CD，CarrierSense Multiple Access with CollisionDetection）协议，从而确保多个设备在相同的物理介质上通信。当其中一个设备有数据需要发送时，会先监听线路上是否存在其它信号，线路空闲就开始传输数据，线路繁忙则等待直至线路可用为止。如果在传输过程当中发生了碰撞（即两个设备同时发送数据导致信号叠加），设备就会检测到这种情况并且发送阻塞信号，然后等待随机时间之后再进行重试。

以太网发展历程

自从 1972年以太网诞生之后，其标准经过数十年的演进，陆续由电气电子工程师学会（IEEE，Institute of Electrical andElectronics Engineers）制订了 10 Mbit/s标准以太网、100 Mbit/s快速以太网、1000 Mbit/s千兆以太网、10 Gbit/s万兆以太网 等一系列规范：

由 IEEE 制订的以太网 Ethernet相关的协议规范及其基本特性，请参考下面的表格所示：

以太网基本拓扑

总线型拓扑：所有设备都连接到同一条传输介质，所需要的线缆数量较少，长度也较短，易于布线和维护；并且多个结点共用一条传输信道，信道利用率也更高。

星型拓扑：一种单中心多节点的结构，管理维护相对容易，并且扩展性较强。缺点在于一旦中心发生故障，整个网络就会瘫痪，而且整体的信道利用率也不高。

环形拓扑：由节点形成的一个闭合环路，组网成本比较低。但是单个节点的故障，会导致整个网络都出现问题。

注意：这种节点之间直接通过线缆进行串连的连接方式也被称作菊花链拓扑（无论是否首尾相连）。

树形拓扑：由总线型拓扑演变而来，顶部的根结点接收各个子结点发送的数据，然后再广播到整个拓扑网络。

网状拓扑：这种拓扑结构应用最为广泛，优点在于不易出现连接故障，而缺点在于组网过于复杂，不利于排查问题，且后期的运营维护成本会比较高。

注意：以太网的拓扑结构表达的是网络当中，各个设备结点之间的物理连接方式。

以太网通信动画演示

本节内容主要是通过一系列动画来演示以太网的基本通信过程，帮助大家建立起直观的概念。第一个动画演示的是一个基于同轴线缆连接的菊花链结构以太网，在节点2 向节点 4发送消息之前，需要监听当前网络的占用状态。如果当前网络处于空闲状态，节点2 就会开始数据传输（黄色屏幕闪烁），每个数据包都包含有目的地址、发送者地址、待传输的数据。线缆上传输的数据包将会被每一个节点接收到，但是由于其目的地址 是指向 4号节点，所以其它节点会忽略该数据包。然后节点 4在接收到数据包之后，会向节点 2号响应一个用于接收确认的数据包（紫色屏幕闪烁）：

接下来的动画，演示了节点 2 和节点 5同时发送数据包的情景，此时两个数据包会在传输线缆上发生碰撞，导致各个节点在指定的时间周期内监听不到信号。此时节点2会在延迟一段时间之后，继续重新发出数据包（对于菊花链拓扑方式，如果当前接入的节点过多，大量数据包有可能会同时发生碰撞，这会降低网络的响应速度，甚至瘫痪整个网络，所以菊花链拓扑当中不宜接入过多的节点）：

而下面的动画当中，则是将以太网的拓扑结构从菊花链，转变为了基于集线器的星型连接。此时节点1 向节点 4发送数据包，这些数据包都会先经过集线器之后再到达其它节点。虽然集线器无法解决数据包碰撞的问题，但是其集中布线的特点，能够自动绕开故障节点（目前集线器已经较少使用，取而代之的是交换机）：

在接下来的动画里，则是把以太网星型拓扑结构中的集线器更换为了交换机，此时交换机会解析出数据包当中的目标地址，然后将其转发给拥有该地址的节点。这样就可以避免向整个网络上的所有节点广播该数据包，从而引发数据包相互碰撞的问题：

目前，总线型拓扑基本已经被淘汰，并且被基于交换机的星型拓扑所取代。而菊花链拓扑则依然被应用于交换机级联、环形冗余网络等特定场景，但是在使用时需要注意其与总线型拓扑的区别：

• 总线型拓扑：所有节点通过各自的子线缆，并联到一条公共的母线缆上进行通信。
• 菊花链拓扑：各个节点之间，直接通过线缆逐个串联起来（不存在公共的总线）。

载波感知多址/冲突检测

以太网规范 IEEE 802.3当中，所有节点都共用一条传输介质，为了避免数据传输过程出现混乱，载波感知多址/冲突检测（CSMA/CD，CarrierSense Multiple Access/CollisionDetection）提供了一种正确组织数据传输的方法。（一边发送一边检测，发现冲突就停止发送，延迟随机时间之后继续发送），主要用于避免多个设备在同一时刻抢占通信链路，大家可以从如下三个维度进行理解：

• CS载波侦听：监听线路的空闲状态，减少冲突发生的机会。
• MA多址访问：多个节点共享一条传输介质，每个节点发送的数据，都可以被其它节点接收。
• CD冲突检测：当两个节点同时发送的信号发生叠加之后，会导致线路上的电压摆动值超出正常值，基于此可以判断冲突的产生。

上面的流程图里，完整呈现了 CSMA/CD如下面表格当中的处理步骤：

1. 首先，终端设备不停的检测共享线路的状态，如果线路空闲才会发送数据，否则就会一直等待；
2. 然后，如果两个设备同时发送数据，必然会产生冲突，导致线路上传输的信号出现紊乱；
3. 其次，终端设备检测到传输信号出现紊乱之后，就会立刻中断数据传输，并且产生JAM 干扰信号；
4. 最后，终端设备会发送干扰脉冲通知其他设备，特别是相同时刻发送数据的设备，线路上已经产生了冲突，需要等待一段时间之后再行发送数据（检测到冲突之后的等待时间随机）。

注意：CSMA/CD 主要应用于10/100 Mbps 以太网，对于 1000 Mbps传输速率的千兆以太网以及更高传输速率的以太网，虽然名义上仍然支持CSMA/CD，但是实际上只在半双工模式下有效，目前普遍采用的全双工模式已经不再采用CSMA/CD。因为在全双工模式下，由于每个设备都存在与交换机的专用连接，设备之间可以通过交换式以太网络实现数据的同时收发。

MAC 和 PHY

在以太网协议的体系结构当中，介质访问控制 MAC 和物理层 PHY是两个非常重要的子层，它们分别实现了数据链路层下半部分和物理层的功能。通过两者的协同工作（基于后续介绍的媒体独立接口MII/RMII/SMII 和 GMII/RGMII/SGMII进行数据交互），才能够实现可靠的以太网数据传输：

• MAC介质访问控制层芯片：工作在数据链路层下半部分，使用MAC 地址作为设备唯一标识，主要负责帧的封装/解封、介质访问控制、错误检测、流量控制；
• PHY 物理层芯片：工作在物理层，通过 MII/RMII/SMII 或者GMII/RGMII/SGMII 接口规范与 MAC 连接，主要负责信号的编码/解码、适配不同的传输介质、信号时钟同步、速度和模式协商；
• Magnetics 网络变压器：本质上是一个匝数比为1:1的电感线圈，主要用于实现信号的隔离、传输、匹配（不使用会导致传输距离受限）；
• RJ45 连接器：带有 8个引脚，既可以作为千兆以太网使用（即MX(0~3)+ ~ MX(0~3)- 4 对 8线差分信号），也可以作为百兆以太网使用（TX/RX+ ~ TX/RX-2 对 4 线差分信号）；

RJ45 连接器

RJ45 连接器的英文全称为Registered Jack 45，主要应用于局域网（LAN，LocalArea Network）连接。该连接器具有 8 个触点，对应的 8条线缆通过双绞线构成 4组差分对。美国电信工业/电子工业协会 EIA/TIA 为RJ45 连接器及其对应线缆制定了 568B 和568A 两种线序连接标准：

• T568A 线序标准:1-绿白、2-绿、3-橙白、4-蓝、5-蓝白、6-橙、7-棕白、8-棕。
• T568B 线序标准:1-橙白、2-橙、3-绿白、4-蓝、5-蓝白、6-绿、7-棕白、8-棕。

两种线序衍生出了直通和交叉两种连接方式，其中直通连接方式，左右两侧均按照T568B线序标准进行连接，通常用于不同种类设备之间的连接（例如计算机与交换机）：

而交叉连接方式，一侧按照 T568A线序连接，另外一侧按照 T568B线序连接，通常用于两台相似设备的直连（例如两台计算机之间的直连）：

注意：使用 RJ45连接的以太网设备，可以划分为用于计算机网卡、路由器等的数据终端设备（DTE，DataTerminalEquipment）和用于交换机等的数字通信设备（DCE，DigitalCommunicationEquipment）两种类型。不同类型的以太网设备使用直通连接方式，而相同类型的以太网设备使用交叉连接方式（某些具备自协商机制的DCE 类型设备，也可以使用直通连接方式）。

遵循 10 Mbit/s 传输速率物理层线缆标准10Base-T 的 RJ45 连接器引脚功能说明如下表所示：

遵循 100 Mbit/s 传输速率物理层线缆标准100Base-T4 的 RJ45 连接器引脚功能说明如下表所示：

介质依赖接口 MDI/MDIX

介质依赖接口（MDI，Media DependentInterface）是一种用于连接 PHY 芯片 与 RJ45接口 以及 网络变压器 的接口标准：

注意：交叉介质依赖接口（MDIX，MediumDependent Interface Crossover）是 MDI 接口的线序交叉版本。

以太网线缆种类 CATx

基于速度、带宽、屏蔽、最大传输距离等指标，以太网的传输线缆被划分为了不同的种类（CAT，Category）：

以太网供电标准 PoE

除了转发信号之外，未使用的以太网双绞线对还可以被用于供电，这种技术被称为以太网供电（PoE，Powerover Ethernet），相关的规范被定义在 IEEE 的802.3af 及其迭代版本当中：

IEEE 物理层线缆标准

以太网的传输介质主要有同轴线缆、双绞线、光纤等，电气电子工程师学会（IEEE，Instituteof Electrical and ElectronicsEngineers）为以太网物理传输线缆制定了一系列标准，下面的表格汇总了各种传输速率的以太网所对应的IEEE 线缆标准：

2019 年 IEEE 还推出有 10 Mbit/s速率的车载以太网物理接口标准10BASE-T1S（基于 802.3cg标准），其能够支持至少 8 个节点和 25 米长度的总线拓扑：

注意：上述表格当中的前缀10、100、1000、10G表示的是数据传输速率，后面的 BASE表示信号传输采用的是基带方式，而 -后续的数字和字母则代表了不同的物理传输介质，例如 T表示同轴电缆，TX表示双绞线，FX表示光纤。

十兆以太网线缆标准

10 Mbit/s 以太网线缆标准被定义在 IEEE802.3 规范当中，其线缆标准如下面表格所示：

注意：通常情况下，同轴电缆上的设备都是串连在一起的，单点故障就会导致整个网络的崩溃，所以同轴电缆标准10BASE-2、10BASE-5已经基本被淘汰。

百兆以太网线缆标准

100 Mbit/s 以太网在数据链路层方面与10 Mbit/s以太网没有区别，仅仅是在物理层方面提高了传输速率，百兆以太网的线缆标准如下面表格所示：

注意：10BASE-T 和100BASE-TX 都工作在 5类双绞线上面，两者的不同点在于信号的传输速率，前者只有10 Mbit/s 的传输速率，后者则具备 100 Mbit/s的传输速率。除此之外，100BASE-T4 现在很少被使用。

千兆以太网线缆标准

100 Mbit/s 以太网对 IEEE 802.3标准进行扩展，其中 IEEE 802.3z标准用于光纤传输，而 802.3ab标准用于双绞线传输。传输速率从 100 Mbit/s提高了近十倍（达到1 Gbit/s），千兆以太网的线缆标准如下面表格所示：

注意：在前面的以太网传输技术当中，数据链路层将8位的数据提交到物理层，物理层经过变换处理之后发送到数据链路上进行传输，但是变换的结果依然是8 位。而千兆以太网采用了 8B10B编码技术，数据链路层将 8位数据提交到物理层的时候，物理层会将这8 位数据映射为 10 位进行发送。

万兆以太网线缆标准

10 Gbit/s 以太网基于 IEEE 802.3ae附加标准（后续可能会合并至IEEE 802.3），其线缆标准如下表所示。

注意：传输速率更快的 40/100 Gbit/s以太网标准已经于 2010 年制定完成，使用了IEEE 802.3ba 附加标准进行说明。

MAC 与 PHY 的连接规范

十兆/百兆媒体独立接口 MII/RMII/SMII和千兆媒体独立接口GMII/RGMII/SGMII，主要用于连接以太网的媒体访问控制层（MAC）芯片和物理层（PHY）芯片，依照数据传输方式的不同，可以将它们划分为如下两种类型：

1. 并行传输协议：MII、GMII、RMII、RGMII；
2. 串行传输协议：SMII、SGMII；

媒体独立接口 MII RMII SMII

媒体独立接口规范MII、RMII、SMII的传输速率可以达到 10 Mbps 或者100 Mbps，目前主要运用于 ARM微控制/微处理器内置 MAC 与 PHY 芯片的连接场景。

注意：接下来内容当中的数据位宽，是指一个时钟周期内传输的数据位数。

MII

媒体独立接口（MII，Media IndependentInterface）可以实现 10/100 Mbps 速率的以太网传输（时钟频率2.5/25 MHz，数据位宽 4 bit）：

RMII

简化媒体独立接口（RMII，Reduced Media IndependentInterface）是一种精简了引脚的 10/100 Mbps接口，通过提升时钟频率保持与 MII 相同的传输速率（时钟频率50 MHz，数据位宽 2 bit）：

注意：半双工是指同一时刻只能接收或发送数据，而全双工则是指可以同时接收和发送数据。

SMII

串行媒体独立接口（SMII，Serial Media IndependentInterface）是一种串行化的 10M/100 Mbps接口，通过进一步提升时钟频率，以保持与 MII 相同的传输速率（时钟频率125 MHz，数据位宽 1 bit）：

千兆媒体独立接口 GMII RGMIISGMII

千兆媒体独立接口规范GMII、RGMII、SGMII的传输速率可以高达 1000 Mbps，目前主要应用于FPGA 芯片内置 MAC 与 PHY 芯片的连接场景。

GMII

千兆媒体独立接口（GMII，Gigabit Media IndependentInterface）可以实现 1000 Mbps 速率的以太网传输，其在 MII接口的基础之上，大幅度提升了数据位宽和时钟频率（时钟频率125 MHz，数据位宽 8 bit）：

RGMII

简化千兆媒体独立接口（RGMII，Reduced Gigabit MediaIndependent Interface），通过在一个时钟周期的上升沿读取TX/RX 数据的 0 ~ 3 位，下降沿读取4 ~ 7 位，实现在一个时钟周期读取 8 位数据（时钟频率125 MHz 数据位宽 4 bit）：

注意：RGMII 简化了TX_ER 和 RX_ER两个用于错误信号处理的引脚，取而代之的是在时钟信号的上升沿传递TX_EN / RX_DV 信号，而在下降沿传递TX_ER / RX_ER 信号。

SGMII

串行千兆媒体独立接口（SGMII，Serial Gigabit MediaIndependent Interface）是一种串行传输的 GMII 接口（时钟频率1250 MHz，数据位宽 1 bit）：

注意：SGMII 具备 1.25GHz的串行数据速率，但是由于使用了 8b/10b 编码（将 8 位转换为10 位数据），增加了额外的性能开销，因而实际的数据吞吐量为1Gbps。

CAN 总线协议发展至今日，已经以其低成本、高实时性、高可靠性、优秀的抗干扰能力，成为当下使用极为广泛的标准化串行通信协议，被大面积运用于工业控制、汽车电子、航空航天等对于可靠性要求较高的领域。众所周知，理工类技术的最佳学习方式，往往需要基于最为直观的理解，而大量的示意图和表格正是化繁为简的利器。本文就将通过一系列丰富的图片与表格，来展示CAN总线协议的各个技术细节，以便让大家能够快速的理解这款倍受工程师欢迎的总线通信协议。

CAN 总线发展历程

控制器区域网络（CAN，Controller AreaNetwork）是一款广泛应用于汽车和工业领域的现场总线协议，由德国博世 BOSCH公司于 1983年推出，用于解决汽车电子系统中复杂的线束连接问题，以实现各个电子控制单元（ECU，ElectronicControl Unit）之间的可靠通信：

接下来的表格里，展示了 CAN 总线规范自发布以来，从 CAN1.0、CAN 2.0、CAN FD 到CAN XL 的技术演进路线：

• CAN 灵活数据速率总线（CANFD，Controller Area Network Flexible Data Rate）；
• CAN 扩展数据域长度总线（CANXL，Controller Area Network Extended Data-field Length）；

注意：ISO 11898-1 国际标准定义了CAN 规范的核心部分，即数据链路层（Data LinkLayer）和物理层（Physical Layer）的相关标准。

ISO 11898 标准化规范

ISO 11898 是 ISO 国际标准化组织针对 CAN总线制定的一系列国际标准，该系列标准被划分为多个部分（通过最后的数字进行区分），分别对应于不同速率的CAN 总线类型：